스마트 폰, 포터블 미디어 플레이, 그리고 GPS 시스템과 같은 핸드 핼드 애플리케이션 디자이너들은 전원 소모를 줄임으로써 밧데리 수명을 연장시키는 방법을 지속적으로 찾고 있다. CPLD 디바이스는 저전력 전원을 갖는 패키지에서 특정한 프로그램 기능뿐만 아니라 다양한 로직을 유연하게 제공한다.
핸드핼드 애플리케이션에서 ‘제로-파워 CPLD’의 장점
글│케리 호웰(Kerry Howell), 래티스 반도체
스마트 폰, 포터블 미디어 플레이, 그리고 GPS 시스템과 같은 핸드핼드 애플리케이션 디자이너들은 전원 소모를 줄임으로써 밧데리 수명을 연장시키는 방법을 지속적으로 찾고 있다. CPLD 디바이스는 저전력 전원을 갖는 패키지에서 특정한 프로그램 기능뿐만 아니라 다양한 로직을 유연하게 제공한다. 특히 ‘제로-파워’ CPLD제품군은 밧데리 수명을 연장할 수 있는 추가적인 특징을 제공한다.
핸드핼드 애플리케이션에서의 전형적인 프로그램 로직은 다양한 로직 대치, 콘트롤 혹은 작은 데이터 패스에 이용되는 회로들이다. 작은 패키지와 저전력 소모라는 부분이 합치된 CPLD는 이러한 애플리케이션에 가장 이상적이다.
래티스 반도체와 다른 밴더들의 제로 파워 디바이스는 핸드핼드 애플리케이션을 위한 지원을 위해서 다양하고도 혁신적인 특징들을 보유하고 있다. 이 기사는 제로 파워 CPLD에서 전원 소모를 줄이기 위해 사용되는 기술적인 면과 개선된 특징들을 살펴보고자 한다.
CPLD에서 전원 소모를 줄이기 위한 기술들
엔지니어가 전원 소모를 줄일 수 있는 방법에는 낮은 클럭 스피드, 버스 터미네이션, 저전압 동작, 그리고 버스 로드 제한을 포함한 여러가지 방법이 있다. 이러한 디자인 기술은 밧데리 수명을 연장시키고 전반적인 시스템 전원을 낮게 가져갈 수 있는 효과가 있다.
그러나 이러한 저전력 소모 기술조차도, 전형적인 CPLD가 기본적으로 요구하는 전원 소모로 인하여 밧데리 전원을 사용하는 디바이스로서 적용할 수 없게 되는 요인이 된다. 이러한 부분을 극복하기 위해서, CPLD 제조업체는 제로파워 CPLD제품군을 소개해 오고 있다.
제로-파워는 사실상 잘못된 표현이기도 하다. ‘0-칼로리’와 같이 음식에 칼로리가 전혀 없다는 의미는 아니며, 역시 제로 파워도 전원을 전혀 소모하지 않는다고는 의미하지 않는다. 제로 파워가 의미하는 것은 CPLD가 많은 애플리케이션에서 파워 소모를 근본적으로 줄이기 위해 로직뿐만 아니라, 전원을 아낄 수 있는 많은 특징을 가지고 있다는 것을 말한다. 이러한 것을 위해 추가된 기능에는 입력 게이팅과 슬로우 레이트 콘트롤이 포함되어 있다.
입력 게이팅
래티스 반도체에서 ‘파워가이드’라고 명명한(이 기능을 다른 밴더는 다르게 부를 수 있다.)입력 게이팅은 외부 로직 신호 변화를 로직 어레이에 연결을 단절시킴으로써 CPLD의 동작 전원을 낮게 가져갈 수 있는 쉬운 방법이다. 어떠한 로직의 상태 변화는 전원 소비를 유발시킨다. 내부 로직의 동작에 필요가 없는 외부 스티뮬러스의 제거는 전원소비를 아낄 수 있는 효과가 있다. 입력 게이트가 인에블되었을 때 관련된 출력뿐만 아니라 내부 로직 또한 입력 게이트 신호가 제거될때까지 같은 상태를 유지한다. 입력 게이트 콘트롤은 I/O핀과 입력 버퍼간에 로직이 존재한다. 게이팅 로직은 로직 어레이에 내부 마크로셀의 하나로부터 출력에 의해서 조절된다(그림 1). 입력 게이팅 특징은 개별적인 핀을 인에블, 디스에이블된다. 어떤 CPLD제품군은 모든 입력 라인을 위해 하나의 입력 게이팅 블록을 제공하는 반면에 또 다른 제품들은 개별적인 I/O 섹션에 걸쳐서 세밀한 콘트롤을 제공하기 위해 여러 개의 블록을 제공하는 구조로 되어있다.
그림 1. 입력 게이팅 구현 다이어그램
슬루 레이트(Slew Rate) 콘트롤
슬루 레이트 콘트롤은 출력 버퍼 상태 변화를 위해 각 핀마다 빠름과 느림 슬루, 두가지로 셋팅할 수 있다. 짧은 트레이스 혹은 터미네이션이 잘된 트레이스 라인은 빠른 슬루를 이용할 수 있는데, 이것은 가장 빠른 레이트와 저전력 디자인에 도움이 될 수 있다. 길고, 터미네이션이 잘 안된 고속의 디자인을 위해서는, 느린 슬루 모드 적용은 적은 반사, 잡음과 그라운드 바운스를 최소화하는데 도움이 될 수 있다.
이러한 저전력 CPLD 디바이스에 포함된 다른 특징들은 입력 히스테리시스, 온-칩 오실레이터 그리고 프로그래머블 터미네이션이 포함되어 있다.
입력 히스테리시스
입력 히스테리시스는 느린 변화를 갖는 입력 신호에 대해서 노이즈에 둔감할 수 있도록 한다. 새로운 CPLD 제품군은 매우 효과적인 I/O 셀을 가지고 있으며 3.3V와 2.5V 입력조건에서 충분한 시간의 히스테리시스를 제공한다. 디자이너는 CPLD의 효율을 낮춤으로써 I/O셀의 전력 소모를 줄일 수 있도록 히스테리시스 기능을 디스에이블 할 수 있는 선택사항이 있다.
온-칩 오실레이터
시스템 전체 가격을 줄이기 위해서는, 개선된 CPLD는 내부 로직과 타이머 기능을 위해 사용될 수 있는 온-칩 오실레이터가 포함되어 있다. 전형적인 오실레이터의 사용은 전원 시퀀싱, 키패드 스캐닝과 디스플레이 콘트롤 애플리케이션이 있다.
CPLD 칩상에 오실레이터를 장착한다는 것은 시스템 전체적인 부품수를 줄일 수 있고, 전용의 오실레이터 비용을 줄일 수 있다. 온-칩 오실레이터가 필요없는 디자인에서, 추가적인 전력 소비를 줄일 수 있도록 이 블록은 디스에이블 될 수 있다. 래티스를 포함한 몇몇의 밴더만이 가장 작은 CPLD에 온-칩 오실레이터를 제공하고 있다.
프로그래머블 터미네이션
모든 제로 파워 CPLD들은 외부의 트라이 스테이트 버스로 인한 전원 소비를 줄이기 위해서 입력 핀에 프로그래머블한 I/O 터미네이션 형태를 제공하고 있다. 테미네이션이 되지 않거나, 플로팅되어 있는 입력들은 표준화된 로직 레벨인 하이에서 로우간의 신호상에서 과도한 전원을 소비할 수 있다. CPLD 제품을 사용하는 이유로 버스-키퍼 래치, 풀업, 풀다운 혹은 터미네이션(그림 2)이라는 선택사항이 있기 때문이다. 예를 들면, 래티스는 각각 개별적인 입력 핀들에 대해서 4가지 모드를 모두 지원한다.
그림 2. 프로그래머블 터미네이션 구현
사용자가 고민하는 스페이스를 위한 작은 패키지
각 세대별로 핸드핼드 디바이스 제품군을 보면 보다 작은 영역에 부가적인 기능을 추가하고 있습니다. 이것은 회로의 집적화를 통하여 달성될 수 있고, CPLD는 이러한 해결책으로서 필수적인 디바이스이다. CPLD가 필수적인 이유는 ASSP와 ASIC에서 발생하는 문제점을 빠른 시간 안에 해결할 수 있도록 한다는 것이다. 또한 디스크리트 로직 해결책으로, 혹은 메모리 콘트롤러, 브릿지 인터페이스, LCD/ 터치스크린 인터페이스, 왓치도그 기능, 전원 관리와 같은 특별한 기능을 집적화할 수 있다는 것이다.
핸드핼드 디자인에서, 사용 가능한 보드 영역 은 매우 중요하다. CPLD는 폭넓고 다양한 가격대의 패키지로 제로파워 디바이스를 공급하고 있다. 가장 작은 패키지는 5 x 5mm이며 28 x 28mm 같은 커다란 패키지에 이르기까지 많은 선택사항이 있다.
사용가능 한 I/O 핀 수는 5 x 5mm QFP 패키지의 21 I/O에서부터 325 핀 BGA의 270 I/O를 사용할 수 있다. 칩스케일 BGA 패키지는 패키지 사이즈 비율에 따라서 최적화된 I/O비율로서 제공하고 있다. 예를 들면, ispMACH4000ZE CPLD는 아주 작은 5 x 5mm 형태로 52 I/O를 제공하고 있다(그림 3).
그림 3. 5×5mm 칩스케일 BGA 패키지
래티스ispMACH 4000ZE CPLD 제품군은 모든 제품군에 걸쳐서 파워-가이드 콘트롤이 추가되어 있다. 다른 디바이스들과는 달리, 래티스는 각각의 디바이스에 개별 I/O핀의 파워 관리를 할 수 있도록 2에서 16개까지의 파워 가이드 세그먼트가 포함되어 있다. 개선된 칩 오실레이터 역시 n배로 디바이더 할 수 있는 타이머 기능이 포함되어 있고, 개별 핀 단위로 인에블할 수 있는 풀-업, 풀-다운 그리고 버스키퍼 기능이 있다.
전원이 인가되는 동안, 모든 I/O들은 풀-다운 모드이며, 외부 신호 라인들로부터 인-러쉬 전류를 감소할 수 있다. 새로운 래티스 CPLD는 32-마크로셀 디바이스 기준으로 10uA의 최소 스탠바이 전류소모를 보여주고 있다. 32에서 256마크로셀까지의 디바이스 밀도에 36 I/O에서 112 I/O라인을 갖추고 있다.
CPLD를 이용한 디자인 최적화
요구되는 기능의 증가에 따라서, 밧데리 수명은 핸드핼드 애플리케이션을 디자인 하는 엔지니어에게 있어서 가장 우선시되는 관심사항이다. 기존의 디자인에 추가적인 인터페이스와 로직의 집적화는 개선된 제로-파워 CPLD를 사용함으로써 시스템 전원이 허용하는 범위내에서 쉽게 설계할 수 있다.
최근에 인기있는 포터블 GPS수신기를 살펴보면 SD카드 인터페이스, 버스 트랜시버와 포트 확장기를 포함한 인터페이스와 로직 기능을 위해서 몇몇 개의 디스크리트 디바이스를 적용하고 있다. 모든 기능들은 제조 비용을 줄이고 전체적인 신뢰성을 높이면서도 디바이스 숫자를 줄일 수 있도록, 하나의 제로-파워 CPLD로 집적화 할 수 있다.
빠른 시장의 요구 변화에 따라서, 타임-투-마켓은 필수 조건이다. ASIC혹은 ASSP대신에 표준화된 CPLD는 제품 개발과 시장출시라는 시간차를 줄일 수 있다.
제로-파워 CPLD는 핸드핼드 애플리케이션 구현을 위해 작은 패키지 사이즈뿐만 아니라 저전력 로직 해결방안으로 제로-파워 CPLD를 제품 디자이너에게 공급하고 있다.