디지털 수요: 고속 A/D 컨버터와 레이더 시스템을위한 도전 과제와 해결책 - Application

현대의 진보된 레이더 시스템은 다기능 프로세싱과 동적 모드 조정을 지원하기 위한 요건 등 작동에 필요한 사항이 점차 늘어나면서 여러 방면에서 도전을 받고 있다. 더욱이 최근 주파수 할당의 변화에서 기인하여 많은 레이더 시스템이 필연적으로 통신 인프라나 스펙트럼으로 요구하는 기타 시스템과 인접해서 작동하고 있다.
글/던컨 보즈워스(Duncan Bosworth), 항공우주 및 방위산업 그룹 부문 마케팅 엔지니어
아나로그디바이스

현대의 진보된 레이더 시스템은 다기능 프로세싱과 동적 모드 조정을 지원하기 위한 요건 등 작동에 필요한 사항이 점차 늘어나면서 여러 방면에서 도전을 받고 있다. 더욱이 최근 주파수 할당의 변화에서 기인하여 많은 레이더 시스템이 필연적으로 통신 인프라나 스펙트럼으로 요구하는 기타 시스템과 인접해서 작동하고 있다.

또한 스펙트럼 혼잡(spectrum congestion)이 수년 내에 한층 심각해질 전망이라 레이더 시스템이 환경 및 작동요건에 맞추어 실시간으로 주파수를 조정해야 할 상황에 이를 것으로 예상되면서 인지·디지털 레이더 시스템에 대한 수요 역시 더불어 증가하고 있다.

더욱 디지털화된 신호 처리가 필요해지면서 레이더 신호 체인을 가능한 한 이른 시기에 디지털로 전환하고 A/D 컨버터(ADC)를 안테나에 가깝게 이동시키고 있지만 이 탓에 시스템 차원에서 고려해야 할 문제들도 함께 늘어나고 있는 추세이다. 이를 자세히 보여주기 위해 그림 1은 현재 평균적인(Typical) X-밴드 레이더 시스템의 고층 개요를 도식화하고 있다. 이 시스템에는 아날로그 믹싱을 두 차례 거치는 일반적인 방식이 사용되고 있다. 첫 번째 단계에서 펄스 변조 레이더는 약 1GHz의 1차 IF 주파수로 변환되고, 두 번째 단계에서는 100~200MHz 영역의 IF로 변환되어 12비트 이상의 해상도(Resolution), 200MSPS 이하의 A/D 컨버터를 사용한 신호 샘플링이 가능해진다.

이 아키텍처 내에서 주파수의 급속 변환 및 펄스 압축과 같은 측면은 아날로그 영역에서 구현 가능하며 이는 신호 처리 수정과 조정을 필요로 할 수 있다. 그러나 대부분의 경우 시스템 기능성은 디지털화 비율에 의해 제한된다. 200MSPS 데이터 전송 속도에서의 샘플링조차 레이더 신호 처리에서는 큰 진전이긴 해도 현재 기술이 다음 단계로 발전해가고 있는 상황에서는 전체 레이더 신호를 디지털화할 수 있는 방향으로 더욱 나아가야 한다는데 주목해야 할 필요가 있다.

최근 GSPS(gigasample per second) ADC로 인해 첫 믹싱 단계 이후 시스템 내에서의 디지털화 지점이 안테나와 한층 가까워지고 있다. 1.5GHz 이상의 아날로그 대역폭을 가진 GSPS 컨버터를 사용해 첫 IF의 디지털화를 지원하는 방식은 이미 사용되고 있지만 많은 경우 현재 GSPS ADC의 선형성과 잡음 스펙트럼 밀도 성능이 시스템 요건을 충족시키지 못하기 때문에 이러한 솔루션이 수용될 가능성은 제한된다.

더욱이 최근까지 고속 ADC의 경우 고속 ADC와 디지털 신호 처리 플랫폼(보통 FPGA) 사이에 데이터를 전송하는 수단으로 대부분 병렬 저전압 차동 신호(low-voltage differential signal, LVDS)를 사용했다. 그러나 LVDS데이터 버스를 사용해 컨버터에서 데이터를 출력하는 경우 단일 LVDS 버스가 IEEE 표준 최대 데이터 전송 속도나 FPGA가 처리할 수 있는 수준을 뛰어넘는 높은 성능을 구현해야 하기 때문에 기술적인 문제점이 발생한다.
이를 해결하기 위해 출력 데이터를 두 개, 혹은 더욱 일반적인 네 개의 LVDS 버스로 역다중화해(de-multiplexed) 버스 당 데이터 전송 속도를 줄인다. 예를 들어 2GSPS 이상의 샘플레이트에서 작동하는 10비트 ADC는 보통 출력을 4배로 역다중화해 40비트 폭의 LVDS 버스를 생성하는 것을 요구한다. 여러 레이더 시스템, 그 중에서도 특히 다중 GSPS ADC를 사용하는 위상배열 레이더 시스템에서는 이 경우 길이 면에서 전송 및 매칭해야 하는 레인의 수가 지나치게 많아지면서 필요한 하드웨어 수준이 순식간에 높아진다. 상호 연결을 위한 FPGA 핀 수는 말할 것도 없다.

신형 GSPS ADC는 기존에 맞닥뜨린 문제점을 해결할 수 있을 뿐 아니라 시스템을 한층 최적화할 수 있는 해결책을 제시한다. 안테나와 가까운 곳에서의 디지털화를 지원하기 위해 신형 컨버터는 뛰어난 선형성과 3GHz 이상의 아날로그 대역폭을 지원하므로 L 밴드 대역 및 대부분의 S 주파수 대역의 언더-샘플링이 가능해진다. 이로 인해 해당 주파수 대역 내에서의 다이렉트 RF 샘플링이 가능해지므로 믹싱 단계를 없앨 수 있어 부품 수와 시스템 크기를 줄일 수 있다. 또한 고주파수 시스템의 경우 설계자는 이를 통해 더 높은 IF를 사용할 수 있으므로 믹싱 단계와 필터 수를 선택할 수 있을 뿐 아니라 넓은 범위의 IF를 사용할 수 있어 주파수 계획도 선택 가능하다.

이런 신형 컨버터는 높은 선형성과 낮은 잡음 스펙트럼 밀도로 인해 차세대 레이더 시스템에 사용되는 경우가 더욱 늘어나고 있다. 스펙트럼 밀도가 증가하면서 높은 동적 범위도 블로커나 레이더 복귀 신호 주파수와 가까운 간섭 신호를 관리하기 위해 중요해졌다. 최근의 GSPS ADC는 75dBc 이상의 SFDR(spurious-free dynamic range)를 제공하는데 이는 지난 10년 간 출시된 제품들의 경우보다 약 20dBc 이상 향상된 값이다. 이는 상당한 진전이며 최근 통신 인프라와의 주파수 할당 경쟁에 있어 한층 더 중요한 특성이다.

아날로그 대역, 선형성, 잡음 면에서의 이러한 진전은 컨버터 제조업체들이 논리적으로 예상할 수 있는 수순이었을 수도 있다. 그러나 신형 GSPS ADC에는 다음의 두가지 성능이 추가되어 시스템 설계자들에게 더 많은 이점을 제공하며 향후 시스템에 채택될 가능성도 높아졌다.

* JESD204B 데이터 링크 인터페이스
* 컨버터 내의 DSP 기능 추가로 시스템 설계자의 선택에 따른 장점이 상당하며 전력 소모 감소

JESD204B 데이터 링크는 최근 여러 고속 ADC에도 도입되었으나 GSPS 컨버터와 결합되면서 LVDS 인터페이스가 이미 시스템의 요건을 충족시키기 어려운 상황에서 훌륭한 장점을 제공한다. JESD204B는 고속 직렬 표준이며 줄어든 수의 차동 상호연결(FPGA 핀)을 사용하는 FPGA나 기타 프로세서와 고속 ADC 간에 데이터를 전송한다. 이는8b10b 인코딩 기법을 기본으로 하는 매우 낮은 오버헤드 프로토콜이며 초당 최고 12.5기가비트의 보(baud) 레이트를 지원한다.

장점을 살펴보기 위해 아나로그디바이스의 신형 AD-9625, 2.0GSPS, 12비트 컨버터를 생각해보자. 이 컨버터의 출력 데이터레이트는 초당 24기가바이트다. LVDS 데이터 버스가 1Gb/s로 제한되어 있고 데이터 패킹 문제를 무시한다고 가정하면 이 인터페이스를 지원하는 데 24개 이상의 LVDS 쌍이 필요하며 하드웨서 상의 PCB에서 라우트되는 모든 길이를 동일하게 맞출 필요가 있을 것이다.

최대 보 레이트가 초당 6.2G비트에 불과한 JESD-204B를 사용하면 JESD204B 링크 6개 만으로 이 컨버터에서 나오는 출력을 지원할 수 있다. 이러한 이점은 그림2에서 분명히 확인할 수 있다. AD9625와 FPGA 사이에서 8개의 JESD204B 레인이 전송되어서 2.0GSPS의 데이터 전송 속도를 지원하는 것을 알 수 있다.

게다가 JESD204B 레인을 여러 개 사용할 경우, PCB트레이스의 길이를 일정하게 할 관련 요구사항이 레인 간 920ps이므로 각 JESD204B 레인의 Path Delay간 보다 넓은 편차가 가능하다. 최근 JESD204 표준의 B형은 확정적 지연 시간(deterministic latency)도 지원해 고속 ADC를 떠난 데이터와 FPGA에 도착한 데이터 사이의 반응 시간을 계산할 수 있다. 반응 시간을 결정할 수 있으면 이는 디지털 후처리에서 데이터 스트림을 변경 및 동기화해서 보상될 수 있으므로 GSPS 컨버터를 사용하는 위상 배열 및 빔포밍 시스템의 주요 요건이 된다.
ESD204B는 하드웨어 설계자에게 중요한 이점을 제공하지만 신형 고속 ADC의 가장 큰 장점은 디지털 신호 처리가 추가된 것이다. 65nm 이하의 CMOS 프로세스 기하 구조를 기반으로 한 AD9625 같은 차세대 GSPS 컨버터는 이러한 높은 데이터 전송 속도에서 상당한 디지털 신호처리를 지원한다. 단기적으로 고속 ADC에는 그림 3에서 처럼 내장된 실시간 선택적 디지털 다운 컨버터(digital down converter, DDC)가 공급된다.

레이더 파형 대역폭은 애플리케이션에 따라 크게 달라질 수 있는데, 예를 들면 일부 합성 개구 영상 레이더파형(Synthetic Aperture Imaging Radar Waveform)의 경우 수백 MHz의 파형을 필요로 하는 반면 레이더 신호를 추적하는 데는 수십 MHz 이하의 파형이 필요할 수 있다. 과거에는 GSPS ADC를 안테나 가까이로 이동하면 일부의 경우 원치 않는 대역폭이 상당 부분 FPGA나 프로세서로 전송되었다.

최근의 FPGA와 고속 ADC에서는 전부는 아니지만 상당량의 전력이 장치와의 인터페이스에서 소모되므로 원치 않은 대역폭을 다량으로 전송하면 시스템 전력 소비도 불필요하게 증가한다. 차세대 멀티 모드 레이더에서는 DDC를 동적으로 구동할 수 있는 능력이 상당한 이점으로 작용해 FPGA에서 발생하는 복잡한 프로세싱을 제거할 수 있을 것이다.

DDC는 디지털 NCO(numerically controlled oscillator)와 데시메이션 필터를 결합해 고속 ADC의 나이퀴스트 대역 내에서 신호 대역폭과 신호 위치를 선택해 신호 처리 장치에 필요한 적절한 데이터만 전송할 수 있다. 예를 들어 800MHz의 IF에서 30MHz 대역폭의 파형을 사용하는 레이더가 있다고 가정해 보자. 2.0GSPS의 샘플레이트에서 ADC 컨버터를 사용해 12비트 해상도로 이 레이더의 신호를 샘플링한다면 데이터의 출력 대역폭은 신호 대역폭을 크게 벗어난 1,000MHz, 컨버터의 출력 데이터 전송 속도는 초당 3.0GB가 되어야 한다.

DDC를 사용할 경우 데이터가 16배 데시메이션된다고하면 그 데시메이션으로 인해 잡음 감소 w정도가 증가하는 동시에 출력 데이터 전송 속도가 초당 625MB 아래로 떨어져 JESD204B 레인 하나만으로도 데이터 전송이 가능하다. 이로 인해 필요한 전체 시스템 전력도 크게 줄어든다. 동적으로 DDC를 구성하거나 DDC를 원하는 대로 우회시킬 수 있으므로 신형 고속 ADC는 전력을 공급하기 위해 선택적으로 차동 모드끼리 전환 가능하며 필요에 따라 최적화된 솔루션을 사용해 인지 레이더 애플리케이션에 필요한 기능 조합을 만들어낼 수 있다.

AD9625 같은 최신 GSPS A/D 컨버터는 부품 수를 줄이거나 직접 RF 샘플링할 수 있도록 해주는 아날로그 대역폭이나 샘플레이트를 사용해 레이더 시스템 아키텍처에 중요한 선택 요소를 제공한다. JESD204B 인터페이스와 내장된 DSP 옵션을 사용하면 이를 위해 전력과 보드 복잡성사이에서 더 이상 고민하지 않아도 된다. 동적으로 고속 ADC를 구성하는 기능을 통해 전디지털(all-digital) 인지 레이더 시스템의 개발이라는 목표를 달성할 수 있다.

<반도체네트워크 10월>