소프트웨어 정의 무선 애플리케이션을 위한
2채널 시간 인터리빙 A/D 컨버터의 이득 및 타이밍 에러 실시간 보정

이 글에서는 낮은 복잡도의 디지털 신호 처리 알고리즘을 통해 이득 및 타이밍 부정합 에러에 대한 새로운 백그라운드 보정 기법을 설명한다.
글/Djam2채널 시간 인터리빙 A/D 컨버터의 이득 및elHaddadi, Integrated Device Technology, Inc.

모바일 데이터의 폭발적인 성장으로 용량과 유연성을 높이기 위해 통신 인프라에 새로운 수신기 구조가 등장하고 있다. 이러한 차세대 소프트웨어 정의 무선 시스템은 안테나에서 샘플링을 수행하는 동시에 높은 동적 범위를 제공할 수 있는 전력 효율적인 RF A/D 컨버터(RFADC)를 기반으로 한다. 이와 같은 ADC는 시간 인터리빙(TIADC) 구조를 사용하여 매우 높은 샘플 레이트를 달성하는 최첨단 CMOS 기술로 설계된다. 그러나 이 구조는 시간 가변적인 부정합 에러를 발생시키기 때문에 실시간 보정이 필요하다. 이 글에서는 낮은 복잡도의 디지털 신호처리 알고리즘을 통해 이득 및 타이밍 부정합 에러에 대한 새로운 백그라운드 보정 기법을 설명한다.

2채널 TIADC의 부정합 에러

ADC의 속도를 두 배로 높이는 효율적인 방법은 2개의 ADC를 병렬로 180도 위상차 샘플링 클록으로 동작시키는 것이다. 그러나 이렇게 하면 서브 ADC의 전송 기능간의 피할 수 없는 작은 부정합이 스퓨리어스 톤을 발생시켜 달성 가능한 동적 범위가 크게 낮아진다. 이러한 종류의 ADC에는 다음과 같은 4종류의 에러가 있다.

1) DC 오프셋 에러
2) 정적 이득 에러
3) 타이밍 에러
4) 대역폭 에러

DC 오프셋 에러는 디지털 보정을 통해 실제로 매우 간단히 해결할 수 있다. 대역폭 에러는 가장 다루기 어려우며 통상 신중한 설계와 레이아웃으로 완화한다. 이 글에서는 동적 범위 손실의 주요 원인인 이득과 타이밍 에러 보정에 초점을 맞추기로 한다.

보정 기법
실제적으로 ADC의 나이퀴스트 대역폭은 충분히 완전하게 이용되지 못하고 그 일부분만 주로 안티 앨리어싱 필터의 롤오프(roll-off)에 사용된다. 사용되지 않는 이 자유로운 대역은 제한된 보정 신호를 주입하는 데 이용된다. 보정에는 높은 주파수 순도로 생성하기가 용이한 사인파가 사용된다. 여기에는 다음의 두 가지 주요 제약이 따른다.

1) 진폭은 충분한 추정 정확도를 제공하면서 동적 범위에 미치는 모든 영향을 피할 수 있도록 충분히 작게 유지한다. 실험은 -40dBFS ~ -35dBFS의 레벨 범위가 14BitsADC에서 최적의 절충을 제공한다는 것을 보여준다.

2) 주파수는 디지털 신호 처리 알고리즘의 복잡성을 줄이기 위해 다음과 같은 개별 값으로 제한한다.

여기서 Fs는 TIADC 샘플링 주파수이고, P, K는 나이퀴스트 영역의 에지에 대한 보정 신호의 위치에 따라 부호없는 정수와 S=+-1이다(그림 1참조). 이 신호는 기준 신호로 ADC의 클록을 사용하여 분수형(fractional-N)PLL로 칩에 쉽게 생성할 수 있다. 충분히 높은 K를 선택하면 보정 신호의 고조파를 유용한 대역 밖에서 앨리어싱 할 수 있어 필터링 요구사항을 낮출 수 있다. 프로그래머블 감쇄기를 PLL 출력에 놓으면 스윙 조절이 가능하다.

x0 및 x1가 보정 신호를 입력으로 사용하는 2개의 서브 ADC의 출력을 가리킨다고 하면 식 1을 사용하여 이들 두 신호가 다음의 식에 의해 연관되는 것을 나타낼 수 있다(잡음은 무시되었다).

이 선형 필터링 공식의 계수 h0과 h1은 다음 식에 의해 이득 g와 타이밍 t 에러와 명백하게 관련되는 것을 알수 있다.

부정합 에러가 설계에 의해 작게 유지된다고 하면 이비선형 식의 집합은 1차 근사를 사용하여 선형화하고 변환할 수 있다. 추정 알고리즘은 다음의 3단계로 구성된다.

1) LMS 알고리즘을 사용하여 서브 ADC의 출력으로부터 보정 신호를 추출하고 제거하여 이산 시간 신호 x0 및 x1을생성한다. 이 알고리즘은 보정 주파수에서 디지털 코사인/사인 기준 신호를 필요로 한다. 코사인 신호는 4K 크기(실제적으로 K<64)의 작은 룩업 테이블(LUT)로 생성한다. 사인 신호는 K의 간단한 지연으로 코사인으로부터 얻는다.

2) 계수 h0과 h1은 그림 2에 보이는 LMS 알고리즘을 사용하여 추출된 x0 및 x1 신호로부터 그에 근거해 추정한다.

3) 다음으로 식 3에서 유도된 선형화된 식의 집합으로부터 이득 및 타이밍 에러를 계산한다.

추정이 완료되면 이득 및 타이밍 에러는 디지털보정 엔진에 보내져 사용된다. 이득은 간단한 디지털 곱셈기를 사용해 보정된다. 타이밍 에러의 보정은 수정된 분수 지연 필터에 의해 수행된다. 다상 및 대칭을 이용해 필터 구현의 복잡도를 감소시킨다. 추정 및 보정 엔진은 모두 서브 ADC 샘플링 레이트로 동작한다. 추가적인 최적화를 위해 다운 샘플링을 추정 블록에 대해 구상할 수 있다.

개념의 증명
복합 테스트 신호는 다음으로 구성된다.

- 중심 주파수가 300MHz인 TM3.1, 20MHz LTE 반송파
- S=1, K=8, P=2K에 대응하는 253.44MHz, -35 dBFS 보정 사인파

이들 신호는 그림 3에 나와 있는 테스트 구성을 사용하여 생성할 수 있다. 이 구성은 낮은 잡음과 높은 선형성의 D/A 컨버터 및 DVGA로 인해 매우 높은 동적 범위를 제공한다. 시중에서 구입 가능하고, 높은 분해능의 조정 가능한 이득 및 타이밍 에러의 특징을 갖추고 있는 14Bits/500Msps TIADC가 사용되었다. ADC의 원데이터(raw data)는 FPGA에서 수집되고 Matlabⓡ 소프트웨어를 사용하는 IDT의 보정 알고리즘을 이용해 처리되었다. TIADC의 이득 및 타이밍 에러는 최악조건 상황을 시뮬레이션하기 위해 각각 0.5dB 및 5ps로 설정되었다. 그림 4는 보정 전과 후 데이터의 전력 스펙트럼을 보여준다. 보정 전 -80dBFS에서 LTE 반송파 이미지는 보정 후 약 30dB만큼 감소해 -110dBFS 레벨이 되었다. 보정 신호와 이미지는 추출과 제거 알고리즘에 의해 완벽하게 제거되었다. 이러한 수행은 약 200μs 수렴 시간 이내에 달성되었다.

보정 신호는 변하지 않고 그대로 유지되었으며 LTE 반송파의 중심 주파수는 주파수 특성을 평가하기 위해 50MHz에서 400MHz로 이동되었다. 그 결과 이미지 제거는 그림 5에서 보듯이 처음 두나이퀴스트 영역에서 최소 30dB의 동적 범위 향상이 유지되는 것을 볼 수 있다. 예상했던 바와 같이 이미지 제거는 보정되지 않은 대역폭 에러 요인에 의해 주파수가 제한됨에 따라 그와 함께 감소한다.

요약
RF 샘플링 A/D 컨버터는 차세대 소프트웨어 정의 무선 시스템의 핵심 부품이다. 여기에 시간 인터리빙 구조를 이용하면 매우 높은 샘플링 레이트와 저전력 소모를 달성 할 수 있지만 동적 범위는 낮아진다. 유용한 대역으로부터 제한된 보정 신호를 주입하면 이득 및 타이밍 에러에 대한 낮은 복잡도의 보정 알고리즘으로 인해 이러한 동적 범위가 크게 향상되는 것을 볼 수 있다. 14/500Msps 프로토타입에서의 측정은 처음 두 나이퀴스트 영역에서 약 30dB 동적 범위가 향상되는 것을 보여주었다. 제안된 기법은 이득/타이밍 부정합 에러 모델이 유효한 경우에는 언제나 보다 빠른 고속 애플리케이션에도 적용할 수 있다.

<반도체네트워크 9월>