4F² VG·3D D램 / 사진. SK하이닉스

SK하이닉스가 차세대 D램 기술 혁신의 비전을 일본 교토에서 열린 세계적 반도체 학술대회 IEEE VLSI 심포지엄 2025에서 공식 발표했다. 회사는 10나노급 이하 공정에서 성능과 용량의 물리적 한계를 극복하기 위해 새로운 플랫폼 전환이 필요하다는 입장을 제시하고, 4F² VG 플랫폼과 3D D램을 핵심 기술로 내세웠다.

이번 심포지엄은 6월 8일(일)부터 12일(목)까지 일본 교토에서 진행되고 있으며, SK하이닉스는 10일(화) 행사 3일차 기조연설을 통해 중장기 기술 로드맵을 발표했다. 연설자로 나선 SK하이닉스 차선용 CTO(미래기술연구원장)는 ‘지속가능한 미래를 위한 D램 기술의 혁신 주도’를 주제로, 향후 30년을 내다보는 지속 가능한 D램 발전 전략을 공개했다.

차선용 CTO는 “현재의 테크 플랫폼을 적용한 미세 공정은 점차 개선 여지가 줄어드는 국면에 접어들고 있다”라며 “구조, 소재, 구성 요소의 전면적 혁신을 통해 기술적 한계를 돌파하겠다”라고 말했다. 이어 “수직 게이트 구조 기반의 4F² VG 플랫폼과 3D D램이 이를 실현할 핵심 축이 될 것”이라고 강조했다.

4F² VG 플랫폼은 D램 셀 면적을 최소화해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 기술이다. 기존 평면 게이트 구조에서 수직 게이트로의 전환은 회로의 전기적 특성도 개선할 수 있으며, 회로부를 셀 하단에 배치하는 웨이퍼 본딩 기술과 함께 적용될 경우 셀 효율까지 크게 향상될 수 있다.

차선용 CTO는 또한 “현재 6F² 셀이 주류를 이루고 있으나, 4F² 셀과 웨이퍼 본딩 기술을 결합하면 보다 높은 집적도와 전기적 안정성을 동시에 확보할 수 있다”라며, “기술 혁신을 통해 생산성 문제도 해결하고 경쟁력을 유지할 것”이라고 밝혔다.

이날 발표에 따르면 SK하이닉스는 3D D램의 상용화 가능성도 적극 검토하고 있다. 업계에서는 적층 수 증가에 따른 제조 비용 우려도 존재하지만, 회사는 소재 기술 고도화 및 공정 효율화 등을 통해 이를 극복하겠다는 입장을 밝혔다.

차선용 CTO는 “2010년 전후만 해도 20나노가 D램 기술의 한계로 여겨졌지만, 끊임없는 혁신을 통해 이 벽을 넘었다”라며 “이번 로드맵은 차세대 엔지니어들에게 기술 개발의 이정표가 될 것이며, 업계와 협력해 D램의 미래를 현실로 만들어 나갈 것”이라고 덧붙였다.

한편, 심포지엄 마지막 날인 6월 12일(목)에는 SK하이닉스 박주동 부사장(차세대D램 TF 담당)이 발표자로 나서, VG 및 웨이퍼 본딩 기반의 D램 기술에서 확인된 전기적 특성과 관련한 최신 연구 결과를 공개할 예정이다.