아베니의 Sao™ 구리도금 염기성 화학물질, 다마신 공정에서 코발트 라이너를 손상시키지 않아 디바이스 고장 방지
2D 인터커넥트와 3D 실리콘관통전극(through silicon via, TSV) 패키징을 위한 습식 증착 기술 및 화합물 선도기업인 아베니(aveni S.A.)는 5nm 이하의 기술 노드에서도 BEOL(back end of line)에 첨단 구리 인터커넥트 기술을 계속 사용할 수 있게 해주는 성과를 올렸다고 밝혔다.
아베니의 브루노 모렐(Bruno Morel) CEO는 "구리 인터커넥트 기술 도입 20 주년이 되는 뜻 깊은 해에 아베니가 발표한 이번 연구결과는 최근 IEEE 나노기술 심포지움에서 구리 통합 기술이 한동안 지속될 것이라고 전망한 IBM 댄 에델스타인(Dan Edelstein) 리서치 펠로우의 기조연설 내용을 입증한 것"이라고 말했다.
디바이스 크기 축소에 대한 시장의 지속적인 요구를 충족하기 위해, 설계자들은 FEOL(front end of line)뿐 아니라 BEOL(back end of line)에 대해서도 대안적인 통합 기법을 끊임 없이 탐구 중이다. 여기에는 널리 알려진 것처럼 이중 다마신 인터커넥트(dual-damascene interconnect) 공정에서 구리 대신 다른 소재를 사용하려는 노력이 포함된다. 이는 더 얇은 구리 와이어를 수반하는 탓에 이것이 디바이스 속도에 악영향을 미치는 RC 지연(resistance-capacitance delay)의 증가를 피하기 위해서다. 구리에 대한 대체재로는 코발트가 가장 유력한 후보로 거론되고 있으며 그 외에 루테늄, 그래핀, 탄소나노튜브 같은 소재들도 있다.
첨단 이중 다마신 구조는 ALD(atomic layer deposition) 질화탄탈륨(TaN) 구리 확산 장벽, 얇은 CVD(chemical vapor deposition) 코발트 라이너, 그리고 대부분의 배선을 형성하는 전기도금 구리 충전층으로 구성된다. 이전 세대인 7nm 이하의 노드에서는 코발트와 구리 충전재 사이에 PVD(physical vapor deposition) 구리 시드층(copper seed layer)을 사용했지만, 최신 디바이스들은 시드 범위의 한계와 통합 과정에서의 제약 때문에 이런 막을 사용하지 않는 추세다.
관심 있게 볼 부분은 얇은 TaN 장벽이다. 이는 구리의 내부 확산으로 인한 디바이스의 오염을 방지하기 위해 사용된다. 이 TaN의 상단에 위치하는 얇은 코발트 라이너의 무결성, 즉 아무런 손상 없이 유지되는 것은 TaN 장벽이 제대로 작동하도록 하는 데 있어서 매우 중요하다. 하지만 5nm 기술 노드를 위한 코발트 라이너의 두께가 3nm 가까이로 줄어들면서, 기존 구리도금 방식의 공정 유연성이 떨어지고 있다.
이런 가운데, 최근 연구에서 아베니는 Sao™ 염기성 구리 전기도금 화학물질의 성능을 기존에 시판 중인 산성 구리도금 화학물질과 비교했다. 도금된 샘플은 TaN 상에 3nm 두께로 증착된 CVD 코발트 라이너를 포함하고 있다. 연구 결과에 따르면 기존 산성 구리도금 화학물질은 코발트 라이너를 손상시켜 산성 구리도금 화학물질과 아래쪽 TaN 막의 반응 및 산화탄탈륨(TaOx) 형성을 유발한다. TaOx 형성은 디바이스의 또 다른 고장을 의미한다. 전류 흐름을 막는 실질적인 개방 회로를 생성하기 때문이다.
이에 반해 아베니의 Sao 화학물질은 코발트 손상을 유발하지 않기 때문에 TaOx 형성도 일어나지 않아, 5nm 이하의 공정 노드에서도 구리 인터커넥트 기술을 계속 사용할 수 있게 해준다.
아베니의 프레드릭 라이날(Frédéric Raynal) 최고기술책임자(CTO)는 "이 연구결과는 매우 고무적이다. 구리도금을 위한 아베니의 Sao 염기성 화학물질이 기존 산성 화학물질보다 우수하다는 사실이, 무엇보다 첨단 공정기술 노드에 사용되는 보다 얇은 코발트 라이너를 대상으로 입증됐기 때문”이라고 말했다.
아베니는 2018 년 초에 전체적인 연구 결과 보고서를 발표할 예정이다.