임베디드 컨버터의 한계 완화를 위한
고성능 델타 시그마 ADC
ADC와 CPU가 통합됨으로써 IC 업체들이 트랜지스터 레벨 디자인을 VHDL 코드, 합성, 표준 셀 라이브러리로 대체하지 않을 수 없게 됨에 따라 아날로그 회로의 성능이 저하되는 결과를 가져왔다. 고성능 아날로그 업체들이 최적의 성능을 달성하기 위해 계속해서 각각의 트랜지스터를 손질하고 있다. 이 방법론에 따라 보드 레벨 시스템으로 확대하는 것이 디자이너들을 위해서 낮은 성능의 임베디드 ADC를 이용하는 것보다 많은 이점을 제공한다.
글│Michael K. Mayes, 리니어 테크놀로지
IC 기술이 더 높은 집적도로 발전함에 따라 포괄적인 시스템 온칩이 실현됨으로써 한때 보드의 많은 부분을 차지하던 이산 소자를 대체할 수 있게 되었다. 이러한 시스템의 이점은 시스템 비용을 낮추고, 신뢰성을 높이고, 크기를 줄인다는 것이다. 데이터 포착 시스템을 구축하기 위해서 IC 업체들이 A/D, D/A 컨버터, 레퍼런스, 연산 증폭기, 온도 센서 등의 기능을 마이크로컨트롤러와 통합했다. 아날로그 및 디지털 기능의 통합이 많은 이점을 제공하기는 하지만 중요 기능을 위해서는 순수 아날로그 칩을 이용해 성능을 향상시킬 수 있다.
아날로그 디지털 컨버터
아날로그 디지털 컨버터(ADC)는 많은 애플리케이션에서 중요한 빌딩 블록이다. 이의 성능이 많은 경우에 시스템 성능을 좌우하며 차세대 제품을 위해서는 ADC 기술의 혁신이 필요하다. 온도 센서, 하중 브리지, 압력 센서, 혈당 센서 등으로부터의 정밀 신호가 모두 고성능 ADC를 필요로 한다. 분해능, 잡음, 오프셋, 드리프트, 선형성이 ADC의 성능을 정의하는 파라미터이다.
기존에는 다수 정밀 시스템의 성능 요구를 충족하는 ADC를 이용할 수 없었다. ADC에 관한 요구를 완화하기 위해 입력 신호 경로에 프런트엔드 증폭기가 추가되었다. ADC 전에 100의 외부 이득을 배치함으로써 ADC의 잡음, 오프셋, 드리프트 요구를 낮출 수 있으나(입력 참조) 이를 위해서는 정밀 아날로그 프론트 엔드 디자인이 필요하다. 외부 증폭기로 인해 유발된 오차가 사용된 이득과 별개로 곧바로 입력 신호와 합쳐진다.
12/16비트 ADC를 복잡한 디지털 칩에 신속하게 이용할 수 있다. 이들 컨버터의 분해능을 외부 이득이 두 배로 높아질 때마다 1비트씩 높일 수 있다(그림 1). 외부 증폭기를 추가할 때의 한 가지 문제가 입력 범위가 줄어든다는 것이다. 오프셋이 높은 신호(테어 전압)가 ADC 입력 범위를 벗어날 수 있다. 매우 높은 성능의 시스템을 위해서는 증폭기 디자인이 중요하다. 낮은 드리프트 외부 저항을 이용한 스위치드 커패시터(오프셋 및 1/f 제거) 유형의 아키텍처가 필요하다. 사용된 증폭기와 보드 레이아웃에 따라서 성능이 좌우된다.
아니면 외부 증폭기의 복잡성을 추가하지 않고 20비트 또는 24비트 분해능의 ADC를 이용할 수 있다. 24비트 ADC에 직접적으로 인가된 50mV 신호가 가용 입력 범위의 1%만 이용하는 한편, 이 좁은 범위 내에서 16비트의 정밀도가 가능하다.
기존의 기술을 이용해서는 16비트 이상의 ADC 분해능을 달성하기가 어렵다. 예를 들어, 연속 근사화 ADC(SAR)의 분해능은 온칩 정밀 DAC의 매칭에 따라 달라진다. 그러한 IC 기술이 16비트만 달성하려고 해도 온칩 트리밍 또는 조정 기법을 필요로 한다. 플래시, 다중스텝, 파이프라인, 순환 ADC 모두가 이러한 한계를 포함한다.
높은 분해능을 실현할 수 있는
델타 시그마 ADC
델타 시그마 ADC가 소자 매칭보다는 오버 샘플링 원리로 작동해서 높은 분해능을 달성한다. 다중의 낮은 분해능 변환 사이클을 결합해서 하나의 고분해능 결과값을 형성한다. 그림 2에서 알 수 있듯이 1비트 ADC, 1비트 DAC, 아날로그 적분기, 디지털 필터를 결합해서 20비트 이상의 분해능이 가능하다. 얼른 보아서는 그러한 아키텍처의 구현이 단순해 보일 수 있다. 1비트 DAC는 단순히 GND 또는 Vref를 선택하는 스위치이고, 1비트 ADC는 비교기이고, 디지털 필터는 ROM 및 가산기이고, 적분기는 스위치드 커패시터 및 연산 증폭기를 이용해 구현할 수 있다.
단순성과 불일치에 대한 허용오차의 이점 때문에 델타 시그마 ADC가 CPU 및 그 밖의 복잡한 디지털 기능과 단일 다이로 통합되게 되었다. 이 표준 셀 기법이 단일 칩 데이터 포착 시스템을 가능하게 하나 디지털 누화로 인한 문제 때문에 많은 시스템 디자이너들이 전용 ADC IC를 이용해야 했다.
델타 시그마 ADC의 중요한 요소는 적분기이다. 이 블록의 성능이 전반적인 잡음, 오프셋, 전력 소비, 분해능을 결정한다. 이 블록이 연산 증폭기와 스위치드 커패시터 네트워크를 결합한다. 이 블록이 샘플링 커패시터 어레이를 이용해서 합계, D/A 변환, 적분을 동시에 수행한다.
고분해능 ADC의 중요한 사양의 하나는 바로 잡음이다. 외부 증폭기를 제거하기 위해서는 매우 낮은 잡음 성능이 필요하다. 예를 들어, 일반적인 부하 셀(10mV 풀스케일)로부터 50,000 카운트를 측정하기 위해서는 ADC 잡음 레벨이 200nV보다 우수해야 한다. 여러 요인이 델타 시그마 ADC의 잡음 성능에 기여한다. 아키텍처를 절충하는 것이 이론적 잡음 레벨을 결정하는 한편, 디지털 누화가 추가됨으로써 잡음이 현저히 심화된다.
임베디드 ADC의 성능 저하시키는
디지털 누화
일반적으로 집적회로의 디지털 및 아날로그 빌딩 블록(트랜지스터, 저항, 커패시터)이 공동의 기판을 공유한다. NWELL 프로세스의 경우에는 이 기판이 P 타입 소재로 이루어지며 칩 접지(칩 전압이 가장 낮은)로 연결된다. 디지털 회로가 매 스위칭 이벤트마다 이 공동의 기판으로 전류를 주입한다.
기본적으로 모든 스위칭 디지털 게이트가 잡음 트랜스미터로 동작한다. N 채널 또는 P 채널 디바이스가 오프이므로 통계적으로 CMOS 디지털 로직이 상당한 DC 전류를 소비하지 않는다.
하지만 입력/출력이 0에서 1로 또는 1에서 0으로 천이될 때 입력이 Vtn(N 채널 임계 전압) 이상이 되고 Vdd-Vtp(P 채널 임계 전압) 미만이 되면 이들 디바이스가 온이 된다(그림 3). 그럼으로써 전류가 Vcc에서 접지로 흐르고 공동의 기판으로 전류 펄스를 주입한다. 이 펄스의 크기는 디바이스 크기, 프로세스 파라미터(Vth, Cox, 이동성), 전원 전압 및 온도에 의해서 결정된다. 이 펄스의 타이밍은 디바이스마다 제각각이며, 내부 기생 커패시턴스, 온도, 로직 스위칭 패턴, 전원 전압, 접속 와이어 인덕턴스에 의해 결정된다.
디지털 복잡성이 증가할수록 잡음 트랜스미터의 수가 증가한다. 각각의 디지털 게이트(인버터, Nand 게이트, Nor 게이트, 복합 로직, 곱셈기, 레지스터, ROM, RAM 등)가 기판으로 잡음을 주입한다.
예를 들어, 9.4k 게이트 디지털 회로가 2mV의 기판 잡음을 발생시키고, 220k 게이트 디지털 회로가 338mV의 피크-피크 기판 잡음을 발생시킨다. 또한 CPU 같은 복잡한 회로가 명령 종속적 잡음을 발생시킨다. 각각의 동작(곱셈, 메모리 액세스, 부하 레지스터, 가산…)이 디지털 입력/출력의 함수로서 각기 다른 잡음 패턴을 주입한다.
기판 잡음으로 인한 성능 저하는 제어하고 예측하기가 어렵다. 중요 아날로그 소자 주변으로 가드 링을 이용하는 것이 13dB의 잡음만을 낮추며 일반적으로 불순물 주입 기판(래치업 내구성을 위해 필요)의 경우에는 물리적 분리가 잡음 커플링이나 안정화 시간에 어떠한 효과를 발휘하지 못한다.
델타 시그마 컨버터의 적분기에 이용된 프런트엔드 샘플링 커패시터와 증폭기 입력 스테이지가 디지털적으로 유발된 기판 잡음의 리시버로 동작한다(그림 4). 입력 커패시터는 기판 상에서 구축되고 적분기의 스위치 및 증폭기의 트랜지스터는 벌크 커넥션으로서 기판을 이용해 구축된다. 그러므로 기판 잡음이 적분기로 결합되고 실제 입력 신호와 합쳐진다.
기판과 입력 커패시터 하단 플레이트 사이의 기생 커패시턴스는 전체 커패시턴스의 약 10%이다. 100mV 기판 스파이크가 입력 신호(Vin)에 대해 10mV의 잡음을 추가한다. 적분기를 완전 차동 토폴로지를 이용해 구현하면 기판 잡음이 추가적으로 20dB 제거된다. 이는 잡음을 200nV 미만이 되도록 100mV의 잡음을 낮추기 위해 필요한 114dB 제거에 못 미친다.
앞에서 언급했듯이 델타 시그마 ADC는 오버 샘플링을 이용해 높은 분해능을 달성할 수 있다. 20비트~24비트의 성능을 달성하기 위해서는 변환 결과 값마다 입력을 256회 이상 샘플링한다. 입력을 샘플링할 때마다 기판 잡음 역시 샘플링된다.
일반적인 저잡음 델타 시그마 ADC가 수 밀리초의 총 변환 시간에 걸쳐 기판 잡음을 샘플링하고 통합한다. 그럼으로써 변환 사이클 동안에 CPU 동작을 중지하거나 CPU 동작을 각각의 ADC 샘플링 간격과 동기화하기가 어렵다.
델타 시그마 ADC, 고성능 달성
CPU/ADC 칩 이전에 외부 증폭기를 배치하거나 변환 동작 동안에 CPU를 셧다운 하지 않고 고정밀 외부 ADC를 이용할 수 있다. 이 경우에는 저수준 입력 신호의 직접적 디지털화가 가능하다. 델타 시그마 컨버터가 디지털 필터, 디지털 I/O, 기타 기판 잡음 주입 회로를 포함하기는 하지만 이들의 동작이 예측 가능한 것이며 아날로그 동작과 동기화할 수 있으므로 디지털 누화의 효과를 제거한다.
고성능 델타 시그마 ADC는 미세 선폭 디지털 프로세스를 필요로 하지 않는다. 게이트의 수 및 디지털 기능에 역점을 두기보다는 성능에 역점을 둔다. 각각의 개별 회로를 조절해서 최적의 정밀도를 달성할 수 있다. 예를 들어, 리니어 테크놀로지의 LTC2442는 모든 수행하기 어려운 아날로그 기능을 하나의 칩으로 임베딩하고 디지털 프로세싱은 프로그래머 및 외부 CPU에 위임한다. 
이 디바이스가 저잡음 통합적 프런트엔드 증폭기(그림 5)와 연속 백그라운드 조정 기능을 결합해서 1PPM 선형성(그림 6) 및 제로 드리프트를 제공한다. 출하 전 튜닝된 통합 발진기를 통해 외부 발진기가 필요 없고, 라인 주파수 제거가 가능하다. 범용 아키텍처가 최저 200nV의 잡음 및 최고 8kHz의 속도로 가변 속도/분해능을 가능하게 한다.
디지털 누화 문제를 해결하기 위해 자동화 툴을 이용하지 않고 5만 게이트 디지털 필터 및 제어 회로를 설계하고 레이아웃했다. 각각의 게이트, 디지털 신호, 클록 라인을 각각의 변환 결과에 요구되는 262,000 샘플 간격 동안 기판이 조용하게 유지되도록 조절했다.
결론
ADC와 CPU가 통합됨으로써 IC 업체들이 트랜지스터 레벨 디자인을 VHDL 코드, 합성, 표준 셀 라이브러리로 대체하지 않을 수 없게 됨에 따라 아날로그 회로의 성능이 저하되는 결과를 가져왔다. 고성능 아날로그 업체들이 최적의 성능을 달성하기 위해 계속해서 각각의 트랜지스터를 손질하고 있다. 이 방법론을 보드 레벨 시스템으로 확대하는 것이 디자이너들을 위해서 낮은 성능의 임베디드 ADC를 이용하는 것에 비해 이점을 제공한다.
<자료제공: 월간 반도체네트워크 2007년 01월호>