최근 작고 슬림한 디자인의 휴대용 디지털 기기들이 인기를 끌면서 내부에 장착되는 반도체 패키지도 더 작아지고 더 얇아지고 있다. 반도체 패키지는 웨이퍼 위에 형성된 반도체 칩을 전기적으로 연결하고 밀봉·포장해주어 실생활에서 사용할 수 있게 만든 것을 말한다. 휴대용 디지털 기기들이 고성능화·다기능화하면서 내장되는 반도체 칩의 개수는 늘어나는 반면 전체 크기는 소형화되고 있어, 단위 부피당 실장효율을 높이기 위한 반도체 칩 패키지 경박단소(輕薄短小)화는 필수적이다. 이러한 요구를 반영하여 반도체 칩과 거의 같은 사이즈로 구현한 패키지를 “칩 사이즈 패키지”(붙임1 참조)로 통칭하며, 최근에는 웨이퍼를 개별적인 칩으로 절단하여 패키징하던 기존 방식과는 달리 웨이퍼 전체를 한꺼번에 패키징한 후 칩을 절단하는 “웨이퍼 레벨 패키지” 기술을 결합하여 크기를 더욱 줄이는 방식이 주목을 받고 있다. 기존 패키지 방식은 ‘칩 절단→회로기판 부착→와이어 본딩(금선연결)→플라스틱 패키지→볼 부착’의 과정을 거치지만 웨이퍼 레벨 패키지 방식은 ‘웨이퍼→절연물질→배선→절연물질→볼 부착’의 과정이 적용된다. 웨이퍼 레벨 패키지는 패키지 재료로 사용되던 플라스틱 대신 웨이퍼에 구현된 각각의 칩 위에 감광성 절연물질을 입히고 배선연결 후 다시 절연물질을 덧씌우는 간단한 절차로 패키지 공정이 종료되는 것으로써, 차세대 패키지 기술의 하나로 기대되는 기술이다. 특허청(청장 전상우)의 자료에 따르면, 웨이퍼 레벨 패키지와 관련하여 국내에 출원된 특허는 1999년, 2000년에 걸쳐 각각 49건, 53건씩 집중적으로 출원된 뒤 잠시 감소하였으나, 휴대용 디지털 기기가 대중화되면서 2004년 65건, 2005년 75건으로 다시 크게 증가하였다. 국가별 출원동향을 살펴보면, 한국 206건(58%), 일본 109건(30.7%), 미국 34건(9.6%), 유럽 6건(1.7%) 순으로, 패키지 기술 분야에서도 한국이 주도하는 것으로 나타났다. 내국인 출원 206건을 업체별로 살펴보면, 삼성전자 74건(35.9%), 하이닉스 39건(18.9%), 삼성전기 16건(7.8%) 순으로 대기업들의 출원이 많았다. 웨이퍼 레벨 패키지는 단순히 크기가 작아진다는 점 외에도, 외부연결용 배선 길이가 짧아 동작 속도가 향상되므로 고속의 데이터 처리를 요하는 제품에 적합하다는 장점이 있다. 특허청 양희용 반도체심사팀장은 “웨이퍼 레벨 패키징 공정은 기존의 패키징 공정에 비해 간단하여 공정의 효율성과 경제성 측면에서도 강점이 있는 만큼, 앞으로도 꾸준한 연구개발과 특허출원이 뒤따를 것” 이라고 말했다. 이에 따라 반도체 소자 업체간 웨이퍼 레벨 패키지 기술 경쟁이 향후 더 가속화될 전망이다. ○ 칩 사이즈 패키지 (Chip Size Package; CSP) : 칩 스케일 패키지(Chip Scale Package)로도 불리며, 칩 크기와 동등하거나 약간 큰 패키지의 총칭. 볼 그리드 어레이(BGA) 패키지가 크고 두꺼워 소형, 경량 및 박형화의 필요에 따라 등장한 칩 크기의 패키지 기술이다. 통상적으로 패키지 내에서 칩이 차지하는 면적이 80% 이상인 패키지를 가리키나, 표준화된 정의는 아직 없다. ○ 웨이퍼 레벨 패키지 (Wafer Level Package; WLP) : 웨이퍼에 인쇄된 칩들을 개별적으로 분리하지 않고 여러 칩들이 붙어 있는 상태에서, 다이 본딩, 몰딩, 마킹 등 일련의 조립공정을 마친 후 이를 절단해 곧바로 완제품을 만드는 방법. 칩 사이즈와 거의 동일한 크기의 패키지를 만들 수 있기 때문에 궁극의 칩 사이즈 패키지라 불린다. 언론문의처 : 전기전자심사본부 반도체심사팀 사무관 최정식 042-481-8501 출처 : 특허청 홈페이지 : http://www.kipo.go.kr