디지털 STVCOTTM DC-DC 컨버터 - Application

디지털 STVCOTTM DC-DC 컨버터
모든 디지털 부하에 최고의 적응 제어 제공

이글에서는 새로운 PWM 변조기를 갖춘 혁신적인 디지털 제어 루프 아키텍처에 대해 설명하고자 한다.
이 아키텍처는 세라믹 캐패시터를 이용하여 고주파수에서 동작이 가능하다. 이 변조기는 COT(constant on time)컨트롤러와 디지털 전압제어 발진기 결합을 통해 부하에따라 인터리빙 위상변이(interleaving phase)를 조절한다. 이 기술이 바로 STVCOTTM이며, 디지털 구현의 관점에서 미조정이 어렵고 많은 비용이 소요되는 비선형 컨트롤러 응답에 대한 필요성을 없애준다. 또한 STVCOTTM 기술은 가상 리플 보상 신호 없이 COT 컨트롤러의 안정성을 손쉽게 얻을 수 있다. 최종 컨트롤러는 인텔 서버 프로세서(Intel Server Processor) VR12.5를 위한 STPM6766 6상 DC-DC 컨트롤러로 구현되었다.
이 컨트롤러는 190ps의 해상도와 40Ms/s ADC 7비트 파이프라인컨버터를 갖춘 DPWM을 기능으로 한다. 디지털 컨트롤러 파라미터는 내장된 마이크로컨트롤러에 의해 정해지는데, 이 마이크로컨트롤러는 NVM, PWM 컨트롤러 및 전력관리 장치를 관리하는 데 사용된다.

도입
최근 전압 모드 제어 아키텍처는 디지털 컨트롤러 IC에 폭넓게 사용되고 있다. 그러나 A/D 및 DPWM의 비선형성으로 인해 제한 주기를 예측할 수 없다는 것이 아키텍처의 주된 문제점이다. 전류 모드 제어는 설계를 간소화 시킴으로써 디지털 컨트롤러의 비용을 절감해 주는 것으로 알려져 있다. 디지털 컨트롤러를 위한 데이터의 양자화는 성능저하를 야기할 수 있는 장애물이다. 문헌에서는 이 문제에 대처하기 위해 컨트롤러가 전류 및 전압 정보를 이용하여 양자화 효과를 최대한 줄여주는 혼성신호 접근 방법을 제안하고 있다. 최신 이론의 관점으로 보면 기술 문헌들은 이 문제에 매우 집중하고 있으며, 현재는 A/D 및 DPWM의 해상도에 대한 의존성을 이용하는 정확한 제한 주기 모델이 제공되고 있다

디지털 컨트롤러의 또 다른 문제는 총 비용이 DPWM의 양자화와 전압 및 전류 감지를 위한 A/D의 사양에 크게 좌우된다는 것이다. 최근 연구에서는 COT(Constant On Time) 컨트롤러가 A/D 및 DPWM 해상도의 요구사항을 완화할 수 있는 이유는 레귤레이터가 온타임(COT 컨트롤러에서는 고정되어 있는)보다 훨씬 긴 오프 타임을 이용해 출력을 제어하기 때문이라고 강조하고 있다.

디지털 COT
본 고에서 소개하는 새로운 디지털 전류 모드 제어 아키텍처는 진동 폭을 충분히 제한함으로써 디지털 컨트롤러 IC의 설계 문제를 대폭 줄여준다. 기존 아키텍처와의 차이점은 이 디지털 제어 루프가 기존의 기술에서 알려진바와 같이 전압 모드 컨트롤러가 아닌 전류 모드 COT 루프를 토대로 하며 DPWM 및 A/D 해상도의 의존도를 줄여준다는 것이다. 이전의 COT 신호 컨트롤러는 A/D 사양 면에서 매우 비용 효율적인 솔루션으로서 제안되었다.
그러나 디지털 COT 컨트롤러는 고주파에 도달하기에도 세라믹 출력 콘덴서를 사용하기에도 적합하지 않았는데, 이는 양자화 효과로 인해 불안정해질 수 있기 때문이다.

ST의 아키텍처는 기존의 모든 기술들의 이점을 취해 양자화 효과로 인한 불안정성 문제를 해결할 것이며, 이는 여전히 디지털 제어 비용을 매력적으로 유지할 수 있는 매우 합리적인 A/D 성능을 제시할 것이다. 이는 총 오류의 아날로그/디지털 변환을 맡고 있는 특유의 A/D를 채택한 전혀 다른 접근 방법을 통해 얻어지는데, 여기에는 출력 전압 오류와 인덕터 전류의 결합이 포함된다: 전류루프의 A/D 해상도와 전압 루프의 A/D 해상도를 제대로 설계함으로써 기존의 기술에서처럼 과도 응답에 영향을 미치는 큰 기울기의 외부 램프를 추가하지 않고도 양자화 오류로 인한 불안정성을 해결할 수 있다.

또 다른 중요 관심사는 전압 A/D의 비용 및 성능이다.
변환 속도는 컨트롤러의 과도 응답에 영향을 미친다. 전형적으로 디지털 컨트롤러는 매우 빠르고 고가인 A/D 컨버터의 사용을 피하기 위해 여러 복잡한 비선형적인 접근 방법들을 구현해야 한다. 우리의 제안은 복잡성을 증가시키지 않고 A/D 사양을 완화시켜 줄 것이다. A/D 입력은 기준 전압과 전압 조절(이른바 인덕터의 전류 판독)을 포함하는 총 아날로그 전압 오류(그림 1)이다. 이는 A/D 디자인을 간소화하여 설계를 보다 빠르게 할 수 있도록 해준다. A/D의 느린 속도를 만회하기 위해 복잡한 비선형 과도응답 시스템을 구현할 필요도 없다. 이는 애플리케이션을 간소화하고 미조정 속도를 높일 수 있다는 장점이 있는데, 여기서 설정해야 하는 파라미터가 PID 계수 밖에 없기 때문이다.

비선형 응답은 심각한 부하 과도 현상이 발생할 경우 위상과 중첩시키기 위해서도 사용된다. 우리의 아키텍처에서 위상 중첩은 PID 블록과 온 타임 변조기 사이에 배치한 디
지털 전압제어 발진기(VCO)에 의해 관리된다(그림 1).

전압제어 발진기
PID 컨트롤러는 루프 보상을 위한 아날로그 필터를 대신한다. 그 출력(COMP로 명명한)은 디지털 신호이며 디지털 전압제어 발진기를 토대로 새로운 PWM 변조기로 들어간다. VCO를 PID(COMP)와 듀티 사이클 생성(PWM) 사이에 삽입하면 새로운 펄스폭 변조기가 생성되며, 이것은 아날로그 도메인의 기존 전압 모드로부터 오차 증폭기를, 그리고 COT 컨트롤러로부터 온타임 생성 기능을 상속받는다. 이 새로운 PWM 변조기의 이득을 계산하는 방법은 다음과 같다.

여기서 첫 번째 항은 PWM 이득이고 GVCO는 VCO의 이득이다. 이 등식으로부터 COMP와 듀티(duty) 간의 이득이 출력 전압에 비례하는 반면, 입력 전압 의존성은 전향(feed forward) 보상을 나타낸다는 것을 명확하게 파악할 수 있다. 출력 전압에 대한 의존성은 시스템 안정성에 있어서 약점이 되는데, 이는 서로 다르게 조절되는 출력 전압에서는 총 이득, 위상 마진 및 시스템 대역폭을 제어할 수 없기 때문이다.
이러한 의존성을 없애기 위해서는 GVCO가 출력 전압과 공칭 FSW에 의존하지 않도록 함으로써 다음 등식이 성립 되도록 해야 한다:

다위상 시스템에서 디지털 VCO를 삽입하면 출력전압신호에 따라 인터리빙 위상 변이를 자동 조절할 수 있는 이점을 얻을 수 있다. VCO의 출력은 단지 펄스에 대한 PWM의 시작을 촉발시킬 뿐이다. VCO의 공칭 출력 주파수는 공칭 FSW의 N배(여기서 N은 위상의 개수)이지만, COT 아키텍처는 FSW를 보장할 수 없는데, 이는 PWM의 온 타임을 일정하게 유지시키기 때문이다. 사실 이것은 부하 전류 변화 시의 시스템 손실을 보상하기 위해 변화해야만 하며, FSW로 증가하게 된다. 이 문제를 해결하기 위해서는 변조기에 디지털 주파수 고정 루프(DFLL - 상세한 내용은 다음 문단 참조)라고 하는 다른 시스템이 내장되어야만 한다. 그림 2는 변조기의 응답을 보여 주는데, 여기서 주파수 고정 루프는 FSW를 정상상태 조건으로 일정하게 유지해 준다. 해당 그림에서 부하 과도 현상이 발생할 경우 VCO에 의해 동작하는 인터리빙 위상 변이가 줄어드는 것도 알 수 있다.

DPWM 및 A/D의 설계 기준
제한 주기를 피하기 위해 필요한 조건들이 몇 가지 있다:

이 조건은 대개 고해상도의 DPWM을 요구하며, DPWM 양자화(dTON)가 정상 상태에서 A/D 해상도(LSBADC)보다 작은 출력 전압 변화를 생성한다고 진술하고 있다. COT 컨트롤러를 위해 우리는 다음의 등식을 도출할 수 있다:

우리 디자인의 최대 FSW는 1.1MHz이며, 최대 출력 전압은 2.3V이다. 이로써 목표 디자인은 LSBADC =2.3mV와 dTSW =190ps가 된다. A/D는 총 전압 오류를 변환하 ±128mV의 개방 루프 불균형을 만회하며, 이는 7비트 A/D만을 설정하게 된다. 대기 시간은 신속한 과도 응답에 있어서 상당히 중요하다. 그래서 우리는 3단계의 1.5비트 듀얼 에지를 갖는 파이프라인 A/D 컨버터를 선택했으며, 나머지 4비트는 플래시 컨버터로 구현된다. 최대 대기 시간은 2 클럭 주기가 된다. 우리는 샘플링 지연을 최소화하기 위해 전압오류를 오버샘플링 하기로 했다. 40MHz의 클럭 주파수는 최대 대기 시간을 50ns로 설정하게 된다. 사실 전체 시스템의 안정성 설계는 오버샘플링 덕분에 아날로그 도메인에서도 검증할 수 있다.

세부적인 디지털 아키텍처
이번에는 컨트롤러에 사용된 디지털 부품들을 상세히 살펴보자(그림 3). PID는 보상 네트워크 필터를 구현한다. PID의 입력(lp_필터)과 PID의 출력(COMP)에는 앤티 앨리어싱 저역 통과 필터가 필요하다. PID의 디지털 관계는 다음과 같다:

워킹 포인트 블록은 VCO의 공칭 주파수를 설정하기위해 COMP에 추가될 오프셋을 생성한다. VCO는 COMP를 쓰레솔드(threshold)까지 통합하여 위상이 켜지도록 촉발한다. 워킹 포인트 블록은 루프 전압 레퍼런스 및 입력 전압에 따라 공칭 TON도 제공한다. TON은 디지털 FSW 필터에 의해 구현되는 DFLL에 의해 조절된다. 이 블록은 VCO가 제공하는 실제 FSW를 측정하여 공칭 정상상태 FSW와 비교한다. 이 주파수 오류를 통합함으로써 TON이 조정된다. phase_mng 블록은 평균 전류와 각 위상 전류사이의 디지털 평균 차로 인한 전류 공유 오류에 따라 각각의 TON을 조금씩 변경시킨다. endrv 블록은 펄스 스키핑(pulse skipping)과 위상 차단(phase shedding)을 담당한다. 이 목적을 위해 이 블록은 제로 크로싱 비교기를 이용하여 각 위상의 고 임피던스를 촉발시킨다. 펄스 스키핑 구동 시에 TON은 DFLL에 의해 조정되는데, 이는 공칭 스위칭 주기(1/FSW)에 TON과 TOFF의 합을 조절하고 시스템 효율을 최적화 하기 위해서이다. FSW가 최소 스위칭 주파수(초음파 스레숄드)보다 낮을 경우에는 출력을 방출하기 위해 로우사이드 MOSFET을 켠다.

결과
다음의 측정치들은 1MHz, 6 위상, 110nH의 인덕터에서 동작하는 서버 프로세서 다위상(Server Processor Multiphase) 애플리케이션과 출력 전압의 세라믹 캐패시터들로부터만 얻은 것이다.
그림들은 제어 루프 아키텍처 STVCOTTM가 극심하고 알려지지 않은 행동특성을 보이는 디지털 부하에 대해 극히 우수한 적응 능력을 가짐을 나타낸다. 출력 전압은 디지털 부하의 주파수 스펙트럼이 매우 크거나(그림 4), 경부하에서 중부하 또는 중부하에서 경부하로 가는 상태에서(그림 5), 혹은 150A/us에서 1750A/us에 이르는 매우상이한 부하 변화율 확장을 보일 때조차도(그림 6) 항상의도된 전압 윈도우 내에서 적절히 조절된다.

요약
지금까지 PWM 변조기 내의 디지털 VCO로 구현된 COT 컨트롤러를 기반으로 하는 비용이 최적화된 디지털 컨트롤러에 대해 살펴봤다. 이 디지털 제어 루프 아키텍처(STVCOTTM)는 어떠한 종류의 기울기나 가상 ESR 보상도 없이 세라믹 캐패시터를 이용해 위상당 1MHz를 달성할 수 있도록 해준다. 이는 매우 낮은 지터(jitter)로, 그리고 제한 주기 없이 이루어진다. 새로운 아키텍처는 디더링 없는 DPWM(이 경우에는 190ps의 해상도로 구현되는)과 2.3mV 스텝, 7비트 40Ms/s의 A/D를 가능하게 한다. 결과는 디지털 VCO를 통해 비선형 제어장치 없이 달성됐다. 이로써 보다 빠르고 손쉽게 애플리케이션을 설계할 수 있다. 본고에서 설명한 아키텍처는 Intel Processors VR12.5, DDR3 및 DDR4 사양을 구비한 ST의 부품 번호 PM6764 및 PM6766 다위상 디지털 컨트롤러(Multiphase Digital Controller)에 구현되어 있다.

<반도체네트워크 9월>