새로운 세대의 타이밍 IC를 이용함으로써
향상된 클록 트리 솔루션 설계 가능
최신 세대의 고도로 프로그래머블한 다중 출력 클록 소스는 다중 고속 인터페이스의 타이밍 요구를 충족할 뿐만 아니라 여유 있는 지터 마진, 낮은 전력 소모, 컴팩트한 풋프린트를 가능하게 한다.
글/Baljit Chandhoke, Product Line Manager, Timing Products, IDT
오늘날 시스템 타이밍의 과제
스마트폰, 커넥티드 TV, 카메라, 프린터에서부터 모바일 기지국, 통신 라인카드, 브로드캐스트 장비, 의료용 영상 시스템에 이르기까지, 오늘날 고성능 장비들은 다중 프로토콜 고속 커넥티비티를 지원하기 위해서 흔히 다중의 프로세서, FPGA 또는 네트워크 프로세서, 메모리, 물리층 소자들을 포함한다.
통상적으로 이러한 시스템은, 다양한 장치들을 조화시키고 PCIⓡ Express, Gigabit 또는 10Gigabit Ethernet, USB3.0 등과 같은 인터페이스의 지정된 클록 주파수, 전압 레벨, 지터 요구를 충족하기 위해서 다중의 레퍼런스 클록으로 이루어진 복잡한 타이밍 아키텍처를 필요로 한다. 엔지니어들이 시스템 내의 모든 장치의 타이밍 요구를 충족하기 위해서 다중의 이산적 클록 신호들을 배치해야 한다. 결과적으로 이러한 타이밍 아키텍처는 다중의 크리스털 오실레이터, 클록 제너레이터 IC, 다중화기를 포함하며, 그럼으로써 상당한 PCB 면적을 차지하고 BOM(bill of materials) 비용을 추가시킬 수 있다. 또한 다수의 이산적 소자 부품들을 다루어야 함으로써 구매 비용과 조달 위험성도 그만큼 더 높아진다.
뿐만 아니라 일부 애플리케이션에서는 공칭 주파수보다 높거나 낮게 추가적으로 주파수 여유를 둔 클록 레퍼런스로 동작해야 할 수 있다. 이렇게 함으로써 온도나 노후화에 따른 주파수 드리프트의 영향을 검증하거나 시스템 마지닝을 검증하기 위한 테스트를 할 수 있다. 테스트 목적에서 하나 이상의 주파수 여유 마진 타이밍 네트워크를 추가하면 솔루션 크기, 비용, 조달, 어셈블리 문제를 최소화하고자 할 때 디자이너가 직면하는 과제들을 더욱 더 복잡하게 한다.
클록 소스의 통합
타이밍 아키텍처의 복잡성을 간소화하고 크기와 비용 부담을 낮추고자 하는 요구를 충족하기 위해서 새로운 혁신적이며 통합적인 타이밍 디바이스들이 등장하고 있다. 이들 디바이스는 다중의 프로그래머블 클록 소스를 제공함으로써 높은 설계 유연성을 가능하게 할 뿐만 아니라 그러면서 또한 지터에 대한 엄격한 요구를 충족한다. IDT의 VersaClockⓡ 5 제품군이 바로 그러한 디바이스들이다. VersaClockⓡ 5 제품군은 고도로 프로그래머블한 다중 출력 클록 제너레이터 제품들로서, 컴팩트한 4mmx 4mm 24핀 VFQFPN(Very-thin Fine-pitch Quad Flat Pack) 패키지로 제공된다.
이들 새로운 세대의 클록 제너레이터 제품은, 레퍼런스 입력의 정수 배수로 다중의 클록 출력을 제공하는 기존의 정수-N PLL(phase-locked loop) 디바이스들하고는 다르다.
VersaClockⓡ5는 입력 레퍼런스의 어느 배수로나 출력 클록 신호를 발생시킬 수 있을 뿐만 아니라 ‘Fractional Output Divider(FOD)’를 포함함으로써 순수한 정수 배수로만 제한되지 않는다. 뿐만 아니라 각각의 클록 채널을 각기 개별적으로 듀얼 LVCMOS 출력이나, LVPECL 또는 LVDS 출력이나, PCI Express 카드에서 지정하고 있는 HCSL(Host Clock Signal Level) 프로토콜로 구성할 수 있다. 지정된 사양에 따라서 클록 출력 채널을 각기 개별적으로 구성할 수 있는 유연성을 제공하므로 많은 애플리케이션에서 이산적인 레벨 변환 IC들을 필요하지 않게 한다.
그림 1의 디바이스는 단일 PLL과 4개 Fractional Output Divider(FOD)를 통합함으로써 4개 클록 출력 쌍을 발생시킬 수 있다(그림 1). 이들 출력을 4개 차동 출력이나 8개 단일종단(single-ended) 출력으로 이용할 수 있으며, 각기 개별적으로 5MHz~350MHz의 어느 주파수로나 구성할 수 있다. 이와 같은 주파수 범위는 기가비트 이더넷(125MHz), 10기가비트 이더넷(156.25MHz), PCI Express(100MHz/120MHz) 등과 같은 첨단 고속 인터커넥트 규격의 클록 요구를 충족할 수 있도록 포괄적이다(그림 2). 이 뿐만이 아니고 또한 Fibre Channel(106.25MHz), XAUI(125MHz), SONET OC-48(155.52MHz) 같은 기타 표준 규격들도 지원한다.
이와 같은 타입의 디바이스를 이용하면 레퍼런스로 하나의 크리스털 오실레이터만 필요로 하므로 모든 시스템 타이밍 요구를 충족하기 위해서 필요로 하던 개별적 크리스털 오실레이터의 수를 크게 줄일 수 있다. 그럼으로써 부품 수를 줄이고 PCB 면적을 절약할 수 있을 뿐만 아니라, 다수의 고주파 소스들을 제거할 수 있으므로 EMC(electromagnetic compatibility) 측면에서 또한 설계를 간소화할 수 있다. 뿐만 아니라 VersaClockⓡ IC의 한 핀은 전용적으로 레퍼런스 소스의 버퍼드 버전을 제공하기위한 것이다. 그럼으로써 일부 애플리케이션에서 필요로 하는 추가적인 크리스털을 필요하지 않게 한다.
통합적인 다중 채널 타이밍 IC를 이용하면 부품 수와 BOM 비용을 줄일 수 있을 뿐만 아니라 조달 위험성을 크게 낮출 수 있다. 제조 일정이 지연되지 않고 계속될 수있게 하기 위해서 구매자가 한 크리스털 부품번호의 재고만 관리하면 되기 때문이다.
다중의 클록 레퍼런스를 발생시키기 위해서 다중의 이산적 부품들이 아니라 단일의 통합적인 디바이스를 이용할 수 있으므로 보드 공간을 절약하고 전력 소모를 낮출 수 있다. 뿐만 아니고 VersaClockⓡ 5 제품군은 저전력 칩 설계기법을 적용함으로써 코어 전력 소모를 100mW 미만으로 또는 모든 출력을 작동하는 상태에서는 300mW 미만으로 낮출 수 있다. 이는 경쟁사 다중 채널 클록 IC가 소모하는 전력에 비해서 크게 낮아진 것이다. 전반적인 시스템 전력을 낮춤으로써 전원장치 디자인을 간소화할 수 있고, 열 제약을 완화할 수 있고, 배터리 시간을 극대화할 수 있다.
RMS 지터 최소화
프로그래머블 클록 제너레이터 IC들은 고속 커넥티비티 규격의 요구를 충족하기 위해서 기술 세대를 거듭하면서 지터 성능을 꾸준히 향상시켜 왔다. VersaClockⓡ 5 디바이스는 전체적인 12kHz~20MHz 적분 범위에 걸쳐서 RMS 위상 지터가 0.7피코초 미만이다.
1G 또는 10G 이더넷, PCI Express Gen 3 같은 고속 인터커넥트 표준은 모든 지터 소스의 기여분을 반영해서 최대 지터 예산을 지정하고 있다. 이러한 소스들로는 클록뿐만 아니라 트랜스미터 그리고 또 종단과 보드 트레이스들로 인한 것들까지 포함한다. 10G 이더넷 접속의 RMS지터 예산은 낮게는 1.55ps(10G BASE-R)에 이를 수 있고, PCI Express Gen 3은 링크에 대해서 3.0ps의 RMS지터 예산을 지정하고 있다. 클록 소스로 인해서 유발되는 RMS 위상 지터를 최소화하면, 디자이너들이 다른 기여요인들까지 고려해서 링크 지터 예산을 충족하고자 할 때 더 높은 여유 마진을 확보할 수 있다. VersaClockⓡ 기술은 0.7ps 미만의 RMS 위상 지터를 유발하므로, SONET, Fibre Channel, XAUI 같은 다른 고속 인터커넥트들과 함께 이용할 때 높은 지터 마진을 확보할 수 있다.
구성과 시스템내 프로그래밍(in-system programming)
어떤 애플리케이션에서는‘in-circuit’으로 연결할 수 있고 곧 바로 원하는 구성으로 파워업하는 간편한 통합적인 클록 트리를 필요로 할 수 있다. VersaClockⓡ IC는 4개의 OTP(One-Time Programmable) 메모리 뱅크를 제공하므로 바로 그러한 방식으로 동작할 수 있다. 사용자는 IDT의 Timing Commander 소프트웨어를 이용해서 OTP 메모리를 프로그램할 수 있다.
윈도우즈 기반 Timing Commanderⓡ 플랫폼은 특정 제품에 따른 특성화(personality) 파일을 지원하며 VersaClockⓡ 5 디바이스를 구성할 수 있는 편리한 사용자 인터페이스를 제공한다(그림 3). 스키매틱 뷰나 아니면 비트 설정 뷰를 이용할 수 있으므로 입력 및 출력 주파수 같은 설정들을 간편하게 조정할 수 있다. 또한 레지스터 뷰도 이용할 수 있으므로 개별적 레지스터 비트 설정을 제어할 수 있다. 특정한 설정이나 기능 블록 위로 커서를 갖다 놓으면 상세한 정보와 설계 도움말이 표시되므로 굳이 디바이스 데이터시트를 찾아보지 않아도 된다.
Timing Commanderⓡ는 또한 선택한 설정들을 검증하고 부적절하거나 호환 가능하지 않은 선택 같은 문제들에대해서 사용자에게 알려준다.
또 다른 방식으로는, VersaClockⓡ 디바이스를 공장에서 사전에 프로그램하고 고객의 PCB로 곧바로 솔더링할 수 있는 턴키 부품으로 출하할 수 있다. 그러면 이 디바이스가 파워업 시에 지정된 대로 동작한다. 4개 OTP 뱅크를 제공함으로써 VersaClockⓡ 디바이스로 다중의 대안적 구성을 저장할 수 있다. 그럼으로써 엔지니어가 한 부품번호를 다중의 프로젝트에 사용할 수 있으므로 조달과 재고 관리를 간소화할 수 있다. 또한 최대 4개 구성을 저장할 수 있으므로 주파수 마지닝을 필요로 하는 애플리케이션에 적합하다. 공칭 설정 이외에 최대 3개의 프로그래머블 서브 구성을 저장할 수 있으므로 이를 이용해서 마지닝 테스트를 실시할 수 있고 그러므로 추가적인 회로를 필요로 하지 않고서 최악상황 시스템 동작을 검증할 수 있다. 디바이스의 I2C 인터페이스를 통해서 원하는 구성을 선택할 수 있다. 내부 OTP 메모리 역시 I2C 인터페이스를 통해서 인-시스템 프로그래밍(in-system programming)을 할 수 있으므로 디바이스를 사전 프로그램하기 위해서 외부적 프로그래머를 이용하지 않아도 된다.
요약
최신 세대의 고도로 프로그래머블한 다중 출력 클록 IC를 이용함으로써 타이밍 아키텍처 디자인을 간소화하고, 귀중한 PCB 공간을 절약하고, 조달 문제를 완화할 수 있다. 첨단 고속 데이터 인터페이스를 설계할 때 동급 최상의 성능을 제공하면서 전력 소모를 크게 낮추고 높은 지터 마진을 가능하게 새로운 세대의 타이밍 디바이스를 이용할 수 있게 되었다.
<반도체네트워크>