삼성의 QDR II SRAM은 자일링스의 버텍스-5(VirtexTM-5) 시스템 통합 플랫폼과 같이 사용할 경우 최상의 전송 솔루션을 구현할 수 있다. 이 글에서 버텍스-5 디바이스를 통해 연결된 4 버스트 삼성 QDR II SRAM 인터페이스의스펙과 타이밍에 대해 살펴보았다. 버텍스-5 디바이스는 현세대 QDR II SRAM 메모리는 물론 차세대급 제품을 위한 최상의 성능과 가장 확장성이 높은 메모리 인터페이스 솔루션을 제공한다.
글│잭 트롱(Jack Truong), 삼성 반도체 수석 엔지니어
개인 및 공공 네트워크에서 점점 증가하고 있는 고대역폭 성능 요구에 부합하기 위해 삼성 반도체는 최근 시스템 컨피규레이션 대역폭에 최적화할 수 있도록 특별히 고안된 QDR II 메모리 제품을 출시했다(표 1). 삼성의 QDR II SRAM은 현재 이용 가능한 제품 중 가장 빠른 전송 속도인 300MHz를 제공하며, 자일링스의 버텍스-5(Virtex-5) 시스템 통합 플랫폼과 같이 사용할 경우 최상의 전송 솔루션을 구현할 수 있다.
삼성은 250MHz 및 300MHz의 전송속도와 72Mb 또는 그 미만의 용량을 제공하는 다양한 종류의 QDR II 솔루션을 공급하고 있다. 삼성 QDR II 제품들은 QDR SRAM 컨소시엄이 개발한 업계 공통의 스펙을 기반으로 한다. 이 컨소시엄은 네트워크 애플리케이션의 혁신적인 메모리 속도 향상에 주력하고 있기 때문에 삼성 제품을 비롯한 최첨단 QDR II/DDR2 제품 라인은 이미 라우터, 스위치 등 관련 네트워크 장비에 폭넓게 적용되고 있다.
QDR II 메모리
삼성의 300MHz QDR II 메모리는 버텍스-5 FPGA 플랫폼의 특성 및 기능과 결합할 때 최상의 효율 및 장점을 발휘할 수 있다. 버텍스-5 FPGA는 600Mbps 데이터 전송속도와 389Gbps의 대역폭, 2 x 324(비트 수)의 데이터 폭을 갖춘 QDR II 메모리 아키텍처를 보다 빠르고 넓게 인터페이스 전송이 이루어질 수 있도록 한다. QDR II는 DDR 모드에서 36비트 쓰기 버스와 36비트 읽기 버스를 위해 핀 당 총 56.7Gbps의 처리량을 제공하며, 입력 클럭 사이클의 65%에 해당하는 유효 데이터 윈도우 세트를 가지고 있다.
삼성의 QDR II SRAM은 300MHz 대역폭에서 클럭 사이클 당 4 버스트(Burst of Four)로 2개의 데이터 쓰기와 2개의 데이터 읽기 기능을 수행할 수 있다. 단방향의 데이터 포트는 동시에 읽기와 쓰기가 가능하며, 버스 경합 문제 없이 백-투-백(Back-to-Back) 트랜잭션을 가능하게 한다. 전력의 경우 QDR II SRAM은 1.5V나 1.8V HSTL I/O 표준을 사용한다.
QDR II 메모리는 버텍스-5 디바이스에서 각각의 입력과 출력 포트를 이용해 동일한 사이클로 고속의 읽기 및 쓰기 동작을 동시에 지원한다. 또한 K와 /K 사이클의 모든 상승 에지에서 데이터를 컨트롤러에서 SRAM까지 전송할 수 있고 C와 /C 사이클의 모든 상승 에지 상에서 SRAM에서 데이터를 내보내기 때문에 메모리 대역폭은 최대가 된다. 고도로 집적된 버텍스-5 디바이스의 독립적인 기능은 데이터 전송을 위해 지속적으로 읽기와 쓰기 포트를 제공하기 때문에 매 사이클마다 버스 턴어라운드를 할 필요가 없다.
4 버스트 QDR II SRAM 디바이스
삼성의 4 버스트(Burst-of-Four) QDR II SRAM 디바이스는 모든 읽기 및 쓰기 동작시 4 워드 데이터 전송을 지원한다. 따라서 어드레싱 동작이 효과적으로 감소되며, 실질적을 초당 보다 많은 데이터를 전송할 수 있다. 버텍스-5 FPGA는 모든 클럭 사이클 마다 4 버스트를 제어할 수 있도록 디자인 되었다.
삼성 QDR II SRAM 기능
그림 1은 어떻게 QDR II SRAM에서 모든 쓰기 및 읽기 동작이 4 버스트로 전송되어지는지를 보여주고 있다. 전체 클럭 사이클에서 각각의 어드레스, 데이터-인 버스, 데이터-아웃 버스의 크기는 유지되며, 이 크기는 삼성의 QDR II 성능은 물론 버텍스-5 인터페이스와 얼마나 효율적으로 연결되었는지에 따라 좌우된다. 기존의 최대 속도인 250MHz와 비교해 QDR II는 최대 300MHz의 속도로 클럭 사이클 당 20여개의 추가 데이터 블록을 전송할 수 있다.
멀티플 QDR II SRAM
동시에 멀티플 QDR II SRAM 메모리 디바이스를 이용함으로써 데이터 전송 회로 구현 시, 다음과 같은 3가지 요소로 인해 비용 효율을 크게 향상시킬 수 있다.
1. 메모리 용량을 72Mb 이상 향상
2. 메모리 리소스 깊이를 쉽게 확장
3. 더 높은 대역폭 실현 - 56.2Gbps로 높아짐
그림 2는 전송 대역폭을 최대화하기 위해 어떻게 여러 개의 SRAM 메모리 디바이스를 함께 연결할 수 있는지를 보여주고 있다. 버텍스-5 플랫폼은 QDR II의 데이터 읽기 및 데이터 쓰기 기능을 위해 모든 클럭과 컨트롤 신호를 생성하며, 각각의 메모리 클럭 기능들은 DDR 레지스터를 이용해 생성된다. 버텍스-5 디바이스의 어드레스와 컨트롤 신호는 각 데이터 블록 전송에 필요한 모든 요구사항을 쉽게 충족시켜 준다.
파워업/파워다운 공급전압 시퀀싱
시스템이 최초로 파워업된 이후 불안정한 클럭단을 가지게 될 경우 삼성은 파워업 공급전압 시퀀스로 VSS, VDD, VDDQ, VREF, VIN을 추천한다. VDDQ가 파워업 동안 0.5V 이상 VDD를 초과하지 않는 한 VDD와 VDDQ 전압을 동시에 적용할 수 있다.
만약 클럭이 불안정해질 경우 삼성은 VIN, VREF, VDDQ, VDD, VSS와 같은 파워다운 공급전압 제거 시퀀스를 제안한다. VDDQ가 파워다운 동안 0.5V 이상 VDD를 초과하지 않는다면 VDD와 VDDQ를 동시에 제거할 수 있다.
결론
이 글에서 버텍스-5 디바이스를 통해 연결된 4 버스트 삼성 QDR II SRAM 인터페이스의 스펙과 타이밍에 대해 살펴보았다. 버텍스-5 디바이스는 현세대 QDR II SRAM 메모리는 물론 차세대급 제품을 위한 최상의 성능과 가장 확장성이 높은 메모리 인터페이스 솔루션을 제공한다.
QDR II SRAM의 장점은 36비트 쓰기 버스와 36비트 읽기 버스를 위해 핀 당 총 56.7Gbps의 처리량을 제공하며, 입력 클럭 사이클의 65%에 해당하는 유효 데이터 윈도우 세트를 가지고 있다는 것이다. 삼성은 이번 버텍스-5를 통한 솔루션 구현을 통해 네트워크 트래픽 플로우를 최적화시키기 위한 최상의 컨피규레이션 결과를 얻게 되었다.
<자료제공: 월간 반도체네트워크 2007년 03월호>