시스템 신뢰성을 향상시키는
SPI-4.2 LogiCORE 솔루션과 버텍스-5 FPGA
버텍스-5 디바이스는 폭넓게 사용되고 있는 SPI-4.2 인터페이스와 같은 다양한 소스 동기식 설계에 적합한 이상적인 플랫폼을 제공한다. 또한 SPI-4.2와 같은 소스 동기식 인터페이스를 위해 특별히 ChipSync 기술과 지속적인 DPA 기능을 개발했다.
글│딘 아민라우트(Dean Armintrout), 크리스 이벨링(Chris Ebeling), 자일링스
"옵티컬 인터네트워킹 포럼(Optical Internetworking Forum)"에서 권장하고 있는 SPI-4.2(System Packet Interface Level 4 Phase 2)는 그림 1에서 보는 것처럼 OC-192(ATM 및 POS)와 10Gbps(이더넷)의 총대역폭 상에서 디바이스의 인터커넥션을 구현하기 위한 인터페이스다.
SPI-4.2 인터페이스는 첨단 10Gbps 프레이머를 비롯해 트래픽 매니저, 네트워크 프로세서, 스위치 패브릭 간의 인터커넥션을 위한 표준으로 자리잡아 가고 있다. SPI-4.2는 플로우 컨트롤, 오류 검출 및 동기화, 버스 재정렬 등 일반적인 시스템에서 요구하고 있는 핸들링 요건을 완벽하게 지원하면서도 낮은 핀 수와 높은 대역폭을 구현할 수 있어 매우 효율적인 인터페이스로 평가받고 있다.
자일링스의 버텍스-5(VirtexTM-5) 아키텍처는 SPI-4.2를 구현할 수 있는 이상적인 플랫폼을 제공한다. 버텍스-5 디바이스를 위한 자일링스의 SPI-4.2 Logi-CORETM IP는 획기적인 전력절감은 물론 1.2Gbps LVDS DDR I/O와 완벽한 핀 배치상의 유연성을 기반으로 매우 작은 공간에 구현이 가능한 솔루션이다.
SPI-4.2 LogiCORE IP
지속적으로 SPI-4.2 솔루션을 향상시켜온 자일링스는 최근 65nm Express -FabricTM 기술과 버텍스-5 FPGA의 실질적인 6 입력 LUT(Look-Up Table)를 이용해 기존 버전보다 25% 더 작게 구현하는데 성공했다.
향상된 Chip-SyncTM 기술은 버텍스-5 디바이스 제품군의 모든 핀에서 지원되며, 이를 통해 설계자는 시스템과 PCB 상에서 요구되는 모든 디바이스의 핀아웃에 SPI-4.2 LogiCORE 솔루션을 구현할 수 있다.
멀티플 SPI-4.2 인터페이스를 요구하는 애플리케이션의 경우, 버텍스-5 FPGA의 로직용량과 높은 핀 수, 광범위한 클럭 리소스를 이용해 단일 디바이스에서 4개 혹은 그 이상의 풀 듀플렉스 코어를 지원할 수 있다.
ChipSync 소스 동기식 기술
ChipSync 기술을 지원하는 버텍스-5 디바이스는 아래 열거한 기능들을 통해 SPI-4.2와 같은 소스 동기식 애플리케이션을 위한 안정된 고속 데이터 전송을 구현할 수 있다:
- 집적된 SERDES(Serializer/De-serializer) 로직은 소스 동기식 클럭 레이트의 일부분에서 I/O와 패브릭을 인터페이스 할 수 있다. 또한 비트슬립(Bitslip) 기능은 여러 개의 핀을 링크시킬 때(Bus Deskew) 워드 정렬을 구현할 수 있도록 디시리얼라이즈 데이터를 쉬프트 시킬 수 있다.
- 입력 지연(IDELAY) 부품은 DPA (Dynamic Phase Alignment) 로직을 통해 75ps 인크리멘트에서 각 비트의 버스 지연을 서로 독립적으로 조정할 수 있으며, 시스템 환경에 따라 인터페이스 타이밍을 조정할 수 있는 매커니즘을 제공한다.
- I/O 핀에 통합된 DDR 레지스터는 싱글 클럭 에지 상에서 데이터 전송을 지원함으로써 FPGA 패브릭과 I/O 블록 간의 인터페이스를 단순화시킨다.
SPI-4.2 및 ChipSync 기술
SPI-4.2 인터페이스는 18쌍의 LVDS (16개의 데이터, 1개 제어, 1개 클럭)로 구성된 DDR 소스 동기식 데이터 버스를 가지고 있으며, 최소 311MHz의 속도로 동작한다.
SPI-4.2 코어는 ChipSync 기술을 사용해 4-워드 SPI-4.2 데이터 스트림을 보다 낮은 클럭 속도로 데이터 버스를 시리얼라이즈/디시리얼라이즈 하기 때문에 더 납은 스피드그레이드의 버텍스-5 디바이스에서도 고주파수 SPI-4.2 인터페이스를 구현할 수 있다.
SERDES 기능을 통해 코어 로직은 어떠한 CLB 로직 리소스를 사용하지 않고도 이러한 4-워드 전송과 I/O 로직에서의 양방향 전송이 가능하며, 소스 동기식 DDR 클럭 속도의 절반의 속도로 동작한다. 예를 들어, 500MHz DDR 레퍼런스 클럭의 SPI-4.2 인터페이스는 250MHz의 FPGA 패브릭 클럭만을 요구하기 때문에 버텍스-5 아키텍처에서 쉽게 구현이 가능하다.
소스 동기식 클럭의 주파수가 증가함에 따라 수신(싱크) 디바이스에서 데이터 복구는 더욱 어려워지고 있다. SPI-4.2 프로토콜은 수신 디바이스가 시스템 인터페이스 타이밍에 대한 데이터 샘플링을 조정할 수 있도록 트레이닝 패턴을 제공하고 있다. 이는 DPA(Dynamic Phase Alignment)와 관련된 프로세스다.
버텍스-5 FPGA의 모든 I/O에서 제공되는 IDELAY 기능은 최대 I/O 타이밍 마진을 위해 클럭 데이터의 위상 관계를 조정할 수 있는 가장 이상적인 솔루션이다. 또한 SPI-4.2 코어를 위해 2가지의 중요한 이점을 제공한다:
- 입력 핀(ILOGIC)에 통합된 IDELAY 기능은 DPA에 필요한 FPGA 리소스를 350 슬라이스 미만으로 감소시킨다.
- 데이터 샘플링 포인트를 조절할 수 있는 IDELAY 기능은 DPA가 I/O에 구현될수 있도록 해 준다. 단, 패브릭에서 구현되는 소형 컨트롤 스테이트 머신은 제외된다. 스테이트 머신 부분은 완전히 동기화되어 복잡한 매크로를 필요로 하지 않는다. 따라서 SPI-4.2 핀 할당에 대한 규제는 없다.
지속적인 DPA
자일링스의 SPI-4.2 LogiCORE 솔루션은 동작이 이루어지는 동안 클럭과 데이터의 정렬을 모니터링하고 데이터 샘플링 포인트를 시스템의 타이밍 변화에 맞게 계속해서 조정하는 지속적인 DPA 기능을 이용해 통신 시스템의 신뢰성을 향상시킨다.
초기의 클럭 데이터 정렬 위상에 따라 각 데이터 비트의 샘플링 포인트는 데이터 유효 윈도우의 중간에 맞춰져 있다. 이 윈도우에서 전압과 온도와 같은 동작 조건의 변화 뿐만 아니라 그 외의 변수에 따라 움직일 수 있다.(그림 2b) 유입되는 데이터를 항상 모니터링하고 각 데이터 비트의 샘플 포인트를 조정할 수 있는 지속적인 DPA 기능을 통해 이러한 동작조건 변화에 대응할 수 있으며, 최대 타이밍 마진을 제공할 수 있다.(그림 2c)
OIF의 SPI-4.2 구현협약(Imple-mentation Agreement)에서는 클럭 데이터 정렬을 계속 유지하기 위해서 주기적인 트레이닝 패턴 삽입이 필요하다고 하지만, 자일링스의 지속적인 DPA 기능을 이용하면 트레이닝 패턴에 의존할 필요가 없다. 지속적인 DPA는 주기적인 트레이닝 패턴 삽입을 최소화하거나 아예 할 필요가 없으며, 각 핀에 대한 최적의 클럭 데이터 정렬을 유지하면서 시스템의 최대 데이터 대역폭 구현을 가능하게 한다.
DPA 진단
자일링스 SPI-4.2 코어는 하드웨어 동작 시 정렬 문제가 발생할 경우 디버깅을 지원할 수 있도록 DPA 진단 포트를 가지고 있다. DPA 진단 데이터는 데이터 아이(Eye)와 초기의 정렬 프로세스에서 얻어진 최종 샘플링 포인트를 모니터링 할 뿐만 아니라 데이터 유효 윈도우의 2차 스윕(Sweep)을 모니터링 함으로써 어떠한 변화가 발생되었는지를 판단한다.
설계자들은 ChipScopeTM 분석기나 다른 로직 검사장비에 진단 포트를 연결시켜 정렬 상태를 분석할 수 있으며, 이와 동시에 보드 상의 FPGA를 이용해 시스템의 다른 부분과 상호작용 할 수 있다.
클럭킹 리소스
버텍스-5 FPGA는 단일 디바이스에서 멀티플 SPI-4.2 인터페이스를 구현할 수 있도록 수많은 클럭 리소스를 제공한다. 버텍스-5 제품군의 클럭 분배 유연성과 풍부한 자원은 이러한 과제를 해결할 수 있도록 도와주며, 디바이스의 로직과 I/O가 수용할 수 있는 만큼의 SPI-4.2 인터페이스를 지원할 수 있다.
버텍스-5 제품군의 모든 디바이스는 32개의 글로벌 클럭 리소스를 가지고 있으며, 각 클럭 영역 당 이용 가능한 총 32개의 글로벌 버퍼 중 10개를 사용한다. 글로벌 클럭 트리와 관련된 버퍼는 최상의 듀티 사이클과 더욱 우수한 공통 모드 잡음 제거를 위해 디퍼런셜 모드로 구현된다.
또한 4개의 지역(Regional) 클럭 네트워크를 가지고 있는 디바이스의 각 영역은 1Gbps 이상의 속도로 소스 동기식 인터페이스 클럭킹을 실행하는데 이상적이다. 글로벌 혹은 지역 클럭 리소스를 이용해 SPI-4.2 LogiCORE IP를 구성할 수 있다.
이러한 고성능 클럭 리소스는 중간급의 디바이스(LX85/LX110)에서는 4개의 SPI-4.2 인터페이스를 지원하며, 보다 큰 용량의 디바이스에서는 4개 이상의 SPI-4.2 인터페이스를 지원한다.(그림 3) 버텍스-5의 클럭킹 성능은 새로운 차원의 SPI-4.2 애플리케이션을 실현할 수 있으며, 멀티플렉싱, 디멀티플렉싱, 브릿지, 스위치 등과 같은 애플리케이션에 이상적인 플랫폼을 제공한다.
낮은 전력소모로 고성능 구현
65nm 3중 산화물 공정으로 제조된 버텍스-5 실리콘은 전력소모를 35%까지 감소시킨다. 이러한 특성은 SPI-4.2 인터페이스를 비롯해 모든 설계에 긍정적인 영향을 미친다. 전력 감소에 대한 내용은 표 1에 정리되어 있다.
버텍스-5 디바이스를 이용해 SPI-4.2 인터페이스를 구현할 경우 향상된 65nm 공정기술과 패브릭 리소스 사용이 25% 감소된 LogiCORE 솔루션을 통해 이전 제품 보다 전력소모를 획기적으로 줄일 수 있다. 이와 함께 버텍스-5 FPGA는 모든 디바이스의 I/O에서 1.2Gbps의 고속 LVDS 데이터 전송속도를 구현할 수 있어 SPI-4.2의 성능을 20% 가량 향상시킬 수 있다. 
이것은 디바이스 어디에서나 멀티플 SPI-4.2 인터페이스를 배치할 수 있을 뿐만 아니라 각각의 인터페이스를 19Gbps에 이르는 높은 통합 대역폭으로 실현시킬 수 있다는 것을 의미한다. 만약 높은 수준의 성능을 필요로 하지 않는 디자인(10~12Gbps에서 동작하는 보다 일반적인 프레이머 인터페이스 등)의 경우에는 부가적인 성능 오버헤드를 자동으로 얻을 수 있으며, 보다 쉽게 설계 통합 및 타이밍 클로저를 구현할 수 있다.
결론
자일링스의 SPI-4.2 LogiCORE IP는 버텍스-5의 특성과 결합해 매우 효율적이고 신뢰성이 높은 SPI-4.2 솔루션을 제공한다. 또한 SPI-4.2와 같은 소스 동기식 인터페이스를 위해 특별히 ChipSync 기술과 지속적인 DPA 기능을 개발했다.
이러한 기술을 통해 설계자는 25%의 적은 리소스를 사용해 선택한 핀아웃에 대해 유연하게 디바이스 핀 할당이 가능하고 매우 빠른 인터페이스 속도(1.2Gbps LVDS DDR I/O)를 지원하는 가장 효율적이고 신뢰성이 높은 SPI-4.2 솔루션을 설계할 수 있다.
버텍스-5 FPGA는 이러한 기능을 획기적은 낮은 전력소모를 통해 달성할 수 있기 때문에 성능의 우수성이 더욱 높게 평가되고 있다. 버텍스-5의 풍부한 클럭킹 리소스는 완벽한 핀 할당 유연성과 결합되어 멀티플 SPI-4.2 인터페이스를 구현함으로써 새로운 차원의 애플리케이션을 실현할 수 있다.
<자료제공: 월간 반도체네트워크 2007년 04월호>