전통적으로 디지털 로직은 큰 정적(靜的) 전력(Static Power)을 소비하지 않았지만 세밀한 프로세스 노드의 등장과 함께 이러한 경향이 변화하고 있다. 선폭 기술이 낮아짐에 따라서 FPGA에 있어서 디지털 로직의 누설 전류가 현재 가장 중대한 과제가 되었다.
65nm 프로세스로의 이전은 예상했던 대로 밀도 및 성능 향상이라는 무어의 법칙의 이점을 제공하지만 성능 향상은 전력 소비의 현저한 증가를 야기함으로써 예기치 않은 양의 전력을 소비하는 위험성을 초래할 수 있다. 총 2회에 걸쳐 소개한다.
자료제공│알테라
앞선 프로세스 및 회로 기술
반도체 업체들은 장비, 프로세스 기술, 설계 툴, 회로 기법에 대한 대대적인 투자를 통해서 축소 프로세스 기술의 변화하는 요구를 지속적으로 해결하고 있다. 프로세스 기술이 축소되는 것에 따라서 누설 전력이 높아지는 문제를 업계 전반적으로 인식하고 있으며 성능을 유지 또는 향상시키고 누설 전력을 관리하기 위해서 65nm(및 이전) 프로세스 노드에서 널리 이용되던 다수의 기술이 이용되고 있다. Altera는 표 4에서 보는 것과 같은 첨단 기술을 이용해서 지속적으로 앞선 FPGA를 내놓고 있다.
구리 배선(All Copper Routing)
Altera는 150nm 프로세스 노드부터 온칩 배선을 위해 완전 구리 금속화로 전환했으며 FPGA 업체로서는 가장 먼저 모든 130nm, 90nm, 65nm 제품에 완전 구리 배선을 이용했다. 구리로 알루미늄을 대체함으로써 전기 및 전력 저항을 낮추며 그럼으로써 성능을 향상시킨다.
저유전율 유전체(Low-K dielectric)
유전체는 금속 레이어 사이에 분리를 제공함으로써 다중 배선 레이어를 가능하게 한다. 저유전율 유전체로 전환함으로써 인터라우팅(Inter-Routing) 레이어 커패시턴스를 낮추며 그럼으로써 성능을 대폭적으로 향상시키고 전력을 낮춘다. Altera는 저유전율 프로세스 기술을 성공적으로 채택한 최초의 FPGA 회사이다.
멀티 임계점 트랜지스터
(Multi-threshold Transistors)
트랜지스터의 전압 임계점은 트랜지스터의 성능 및 누설 전력에 영향을 미친다. Altera는 성능이 요구되는 경우에는 낮은 임계점 전압을 이용해서 고속 트랜지스터를 제조하고 성능이 요구되지 않으면 높은 임계점 전압을 이용해서 저속의 낮은 누설 트랜지스터를 제조한다. 다중 임계점 트랜지스터는 90nm 및 65nm Stratix 시리즈 디바이스 및 65nm Cyclone 시리즈 디바이스에 이용된다.
가변 게이트 길이 트랜지스터
(Variable Gate-length Transistors)
트랜지스터의 게이트 길이는 이의 속도 및 임계점 이하 누설에 영향을 미친다. 트랜지스터의 길이가 65nm 프로세스의 최소 게이트 길이에 근접함에 따라서 임계점 이하 누설 전류가 현저히 증가한다. Altera는 성능이 요구되지 않는 경우에 긴 게이트 길이를 이용해서 회로의 누설 전류를 낮춘다. 성능이 중요한 경우에는 짧은 게이트 길이를 이용해서 성능을 극대화한다. Altera는 90nm 및 65nm Stratix 시리즈 디바이스와 65nm Cyclone 시리즈 디바이스에 가변 게이트 길이를 이용해서 전력을 낮춘다.
삼중 게이트 산화막
(Triple Gate Oxide)
게이트 산화막의 두께는 트랜지스터의 성능 및 누설 전류에 영향을 미친다. Altera는 I/O 회로 및 코어 로직 상에 3개 산화막(3중 게이트 산화막)을 이용한다. Stratix III FPGA에서는 2개의 이들 코어 산화막 두께를 이용해서 누설을 최소화한 낮은 성능 트랜지스터나 최대 성능의 고성능 트랜지스터를 만들 수 있다.
초박 게이트 산화막
(Super-Thin Gate Oxide)
Stratix III 3중 게이트 산화막 기술은 고성능 트랜지스터를 위한 초박 게이트 산화막을 포함한다. 이들 트랜지스터는 성능을 극대화하면서 긴 게이트 길이를 이용할 수 있으므로 게이트 유발 드레인 누설 및 게이트 직접 터널링 누설을 완만하게 증가시키면서 임계점 이하 누설을 대폭적으로 낮출 수 있다.
스트레인드 실리콘(Strained Silicon)
스트레인드 실리콘 기술은 트랜지스터 채널의 트랜스컨덕턴스를 높임으로써 트랜지스터의 성능을 향상시킨다. Atlera는 Stratix III FPGA의 모든 트랜지스터를 위해 스트레인드 실리콘 기술을 이용한다.
전력을 낮추고
성능을 극대화하도록 설계
Altera는 최초의 Stratix 디바이스를 내놓은 이후로 하이엔드 FPGA 아키텍처 혁신을 이끌어 왔다. Stratix III FPGA는 최초의 ALM 로직 아키텍처 및 Multi-Track 인터커넥션 패브릭을 이용해서 경쟁 FPGA와 비교해서 가장 높은 효율 및 성능을 제공한다.
적응식 로직 모듈
Stratix II FPGA에 도입되었던 적응식 로직 모듈(ALM) 기술은 경쟁 아키텍처에 비해서 80% 더 많은 로직 함수를 구현함으로써 성능을 극대화하고 전력을 최소화한다. 그림 10은 독립가능한 8입력 룩업 테이블(LUT), 2개 2비트 가산기, 2개 레지스터를 이용한 고유기술 ALM 아키텍처를 보여준다.
MultiTrack 인터커넥트
Stratix 시리즈 디바이스는 또한 MultiTrack 인터커넥트를 이용해서 성능을 극대화하고, 혼잡을 최소화하고, 전력을 최소화한다. MultiTrack 인터커넥트는 각기 다른 LAB 간에 연결성을 제공하며 한 LAB에서 다른 LAB으로 이동하기 위해 필요한 홉(Hop) 수로 측정할 수 있다. 인터커넥트 홉을 늘리면 커패시턴스가 높아지므로 성능을 달성하기 위해서는 홉 수가 작을수록 더 적은 고속 로직이 필요하다. 그림 11 및 표 5에서 보듯이 Stratix 시리즈 MultiTrack 인터커넥트는 업계에서 가장 우수한 1홉 상호접속성을 제공함으로써 전력을 최소화한다. ALM 및 MultiTrack 아키텍처를 결합함으로써 더 적은 배선으로 더 많은 로직을 집적할 수 있으므로 성능을 높이고 전력을 낮출 수 있다.
계층적 클로킹
Stratix 시리즈 FPGA는 계층적 클로킹을 이용해서 최대 360개 고유 클록을 지원할 수 있다. 모든 클록 네트워크의 전달을 LAB 레벨에 이르기까지 제어할 수 있다. Quartus II 소프트웨어의 로직 최적화의 일부분으로서 공동의 클록을 이용하는 로직이 LAB으로 그룹화된다. 그러므로 로직이 해당 클록을 이용할 때만 클록이 전달된다. 다른 모든 클록 신호는 셧다운되어서 전력 소비를 최소화한다.
그림 12와 13은 저전력을 위해 배치 최적화를 이용한 LAB 클로킹의 전후를 보여준다. 그림 12는 순수하게 성능 지향적 배치를 보여주는 것으로서 클로킹 전력이 증가하도록 한다. 좀더 효율적인 클록 그룹화(그림 13)는 클록 전력을 최소화한다.
소프트웨어 프로그래밍 모델
Altera의 Quartus II 개발 소프트웨어를 이용함으로써 Stratix III 저전력 기능을 매끄럽게 자동화된 방식으로 이용할 수 있다. 이 소프트웨어는 완전 자동화 전력 최적화 및 가장 정확한 전력 예측 성능을 제공함으로써 FPGA 전력 기술을 위한 표준으로 자리잡고 있다.
전력 모델의 정확도
Altera는 그림 14에서 보듯이 설계 컨셉 단계에서부터 구현에 이르는 전 과정에 걸쳐서 전력 예측을 지원한다. 디자이너는 설계 컨셉 단계에서 PowerPlay 얼리 전력 예측기(EPE) 및 설계 구현 단계에서 PowerPlay 전력 분석기를 이용할 수 있다. 이들 툴은 이 분야에서 가장 정확한 FPGA 전력 분석 툴을 제공한다.
PowerPlay EPE는 디바이스 및 패키지 선택, 동작 조건, 디바이스 활용에 따라서 얼리 전력 스코핑을 가능하게 하는 스프레드시트 기반 분석 툴이다. 이 EPE는 FPGA 내의 기능적 요소들의 가장 정확한 모델을 이용하지만 RTL 설계를 이용할 수 있기 전에 이용되므로 로직 구성, 배치, 배선 같은 주요 정보를 포함하지 못함으로써 전반적인 정확도가 제한된다. 그럼에도 불구하고 조기의 설계 단계에서 예측을 가능하게 하므로 고객들이 이 EPE를 주된 전력 예측 툴로 이용하고 있다.
PowerPlay 전력 분석기는 훨씬 더 상세한 전력 분석 툴로서 실제 설계 배치 및 배선과 로직 구성을 이용하며 시뮬레이트된 파형을 이용해서 동적 전력을 매우 정확하게 예측할 수 있다. 이 전력 분석기는 정확한 설계 정보를 이용했을 때 종합적으로 ±10%의 정확도를 제공한다. Quartus II PowerPlay 전력 모델은 실제 실리콘 측정을 근접하게 상관화한다. Altera는 8,500가지 이상의 테스트 구성을 이용해서 Stratix 시리즈 디바이스 내의 개별 요소들의 전력을 측정한다. 각 구성은 특정한 구성으로 FPGA의 단일 회로 요소를 측정하는 것에 주력한다. 예로서 9x9 모드의 DSP 블록, x 16 모드의 M9k 메모리 블록, 특정한 논리 구성의 ALM을 포함한다.
이 테스트 방법론은 매우 간단하고 정확하다. FPGA 내에서 특정한 구성의 단일 블록의 전력을 정확하게 측정하는 가장 좋은 방법은 분석 대상 구성 상태로 측정한 블록의 모든 사례로 FPGA를 구성하는 것이다. 그 밖의 모든 로직 및 기능 블록은 저전력 동작 모드로 구성하고 스티뮬레이트하지 않는다. 그런 다음 측정 대상 블록의 모든 사례로 잘 설계된 반복 가능한 스티뮬러스 패턴을 실행해서 이해할 수 있는 전력 프로파일을 생성한다. 칩에 의해 소비된 결과적인 전력은 대부분이 다수의 테스트 대상 블록의 결과이며 총 전력에서 초과 전력을 감산할 수 있다. 그림 15에서 보듯이 이 결과적인 전력을 구성된 블록의 수로 나누어서 해당 모드의 해당 블록의 전력에 대한 정확한 뷰를 얻을 수 있다.
Quartus II 전력 최적화
자세한 설계 구현은 성능을 향상시키고, 면적을 최소화하고, 전력을 낮출 수 있다. 전통적으로 성능 및 면적 절충은 배치 배선 설계 플로우에서 RTL(Register Transfer Level)로 자동화되었다. Altera는 앞장 서서 전력 최적화를 설계 플로우로 통합했으며 표준적인 성능 및 면적 최적화 Stratix II 디자인에 비해서 10%에서 40%까지 전력을 낮출 수 있도록 했다(그림 16). Quartus II PowerPlay 최적화 툴은 자동으로 새로운 Stratix III 아키텍처 기능을 이용해서 전력을 추가적으로 낮출 수 있다.
Quartus II 소프트웨어는 디자이너에게 투명하게 이루어지지만 Stratix FPGA 아키텍처 디테일을 최대한 활용해서 전력을 최소화하는 다음과 같은 다수의 자동 전력 최적화 기능을 포함한다.
분석 및 합성 단계의 최적화
- 주요 기능 블록 변환
사용자 RAM을 맵핑해서 더 적은 전력 사용
- 로직을 재편해서 동적 전력 감소
적절하게 로직 입력을 선택해서 하이 토글링 넷의 커패시턴스 최소화
피터 단계의 최적화
- 코어 로직의 면적 및 배선 요구를 낮추어서 배선으로 인한 동적 전력 최소화
- 배치를 변경해서 클로킹 전력 감소
- 타이밍이 덜 중요한 데이터 신호를 배선할 때 속도와 전력 감소 절충
- 타이밍이 중요한 경로는 고속 모드로 설정하고 그 밖의 모든 타일을 저전력 모드로 설정(Stratix III의 경우)
65nm 이후 전망
Altera는 TSMC와의 제휴관계를 통해서 45nm 프로세스 기술을 기반으로 적극적으로 차세대 제품 아키텍처를 개발하고 있다. 이미 초기 45nm 테스트 칩이 개발되었다. Altera는 경쟁 제품보다 더 낮은 전력으로 대형의 고성능 FPGA를 지속적으로 내놓을 수 있도록 앞선 아키텍처, 소프트웨어, 차세대 프로세스 기술을 갖추고 있다.
더 낮은 프로세스 노드로 전환함으로써 밀도 및 성능 향상 같은 기대되었던 무어의 법칙의 이점을 제공하는 한편, 성능 향상은 전력 소비를 현저히 증가시킴으로써 예기치 않은 양의 전력을 소비하는 위험성을 야기할 수 있다. 그러므로 어떠한 절전 전략을 채택하지 않는다면 정적 전력 소비가 심각한 수준으로 증가할 수 있다. 뿐만 아니라 특정한 전력 최적화 노력을 거치지 않는다면 로직 용량이 높아지고 달성 가능한 스위칭 주파수가 높아짐으로써 동적 전력 소비가 늘어날 수 있다.
Altera는 성능을 극대화하고 전력을 최소화하는 첨단 기술들을 지속적으로 내놓고 있다. Stratix III 아키텍처, 프로그래머블 파워 기술, 선택가능 코어 전압 같은 혁신기술이 하이엔드 FPGA를 위해서 전력을 최소화할 수 있도록 한다. 뿐만 아니라 Stratix III FPGA는 프로세스 및 회로 설계에 있어서 업계의 우수 관행을 이용하는 Altera의 전통을 고수해서 이전 세대 디바이스에 대해 50%까지 전력을 낮출 수 있도록 한다. Quartus II 설계 소프트웨어는 전체 FPGA 산업에 있어서 가장 우수한 전력 분석 및 최적화를 제공한다. 요컨대 Stratix III 솔루션은 하이엔드 FPGA의 가능한 최저 전력으로 디자이너들이 필요로 하는 성능을 제공한다.
<자료제공: 월간 반도체네트워크 2007년 07월호>