PoE 시스템에 도움을 주는 서지 프로텍션
히트싱크를 이용하기 위해, 써프레서 디바이스를 위한 충분한 동(Copper) 영역을 제공하는 것도 중요하다. 이더넷 인터페이스 회로가 데이터-라인 드라이버 회로를 위해 데이터-라인 프로텍터를 필요로 한다는 것 또한 하나의 팁이다. 그러나 이 기고문은 PoE 회로에 적용될 수 있는 보호 기법에 초점을 두고 있다.
글│Jean Picard, 텍사스 인스트루먼트
전기적 과도상태의 다양한 원인과 특성을 이해하는 작업은 설계자들이 개별 보호 회로를 이용해 이러한 상황에서 PoE 시스템을 보호할 수 있게 한다.
전기적 과도압력(Overstress)은 전자 기기나 시스템에서 오작동, 영구적인 손상 혹은 잠정적인 오류 동작을 발생시킬 수 있다. 통신 시스템과 애플리케이션에 알맞게 회로 크기를 감소시키는 추세는 전기 과도현상을 유도한다. 과전압의 원인과 심각한 상태의 결과가 알려져 있지 않을 수 있으므로 과도현상 억압은 설계자들에게 힘든 과제이다.
전자 회로를 설계하거나 통합형 시스템을 규정할 때, 이러한 압력의 원인을 확인하고 운영체제의 환경을 적절하게 정의하기 위해 매커니즘을 정확하게 이해하는 것이 중요하다. 이로써, 저렴한 솔루션으로 민감한 전자 시스템을 적절하게 보호할 수 있는 간단한 설계를 정의할 수 있게 된다.
PoE(Power over Ethernet) 장비는 민감한 전원 회로가 보호되어야 하는 시스템의 단계를 나타낸다. PoE 요건이 과전류를 보호한다고 해도, 이러한 시스템들은 다른 유형의 전원 장비에 손상을 줄 수 있는 전기적 과도상태에 여전히 취약하다.
PoE 장비에서 PSE(Power-Sourcing Equipment)는 이더넷 케이블을 통해 PD(Powered Device)에 전력을 공급한다. 그림 1에서 보는 것처럼, 전력은 이더넷 케이블에서 2개의 데이터 채널을 위해 사용된 2쌍의 트위스트된 전선의 커먼 모드 전압차를 통해 전달된다. 더욱 많은 전력이 여분의 2쌍의 추가적인 사용으로 공급될 수 있다. PoE 애플리케이션은 사무용에서 산업용 네트워크까지 광범위하게 사용된다. 이더넷 케이블이나 장비 설치는 보통 실내나 실외에 배치될 수 있다.
PoE 애플리케이션에서 과도현상
수많은 표준들은 다양한 애플리케이션에서 과도상태의 과전압 환경을 시뮬레이트하거나 나타내기 위해 개발되고 있다. 예를 들어 IEC 당 과도현상의 내성 표준으로써 과도현상은 세 가지 카테고리로 분류될 수 있다.
*IEC 61000-4-2: ESD(Electros-tatic Discharge)
*IEC 61000-4-4: EFT(Electrical Fast Transient/Burst)
*IEC 61000-4-5: 서지
이러한 IEC 표준들은 각각의 과도현상 카테고리에 적용할 수 있는 내성 테스트 기법으로 정의되며, 이 표준들은 과도현상 억제부품 제조업자들에게 파형과 부품들이 특성화되고 규정될 수 있는 과전압 레벨을 제공한다.
ESD(Electrostatic Discharge)
ESD는 2개의 비전도성 소재의 접촉과 분리를 통해 전기 전하가 증강되어 발생되며, 대전체(Charged Body)는 위치에너지가 낮은 사물에 근접할 때 이에 상응하는 에너지가 방출됨으로써 생긴다. 예를 들어, 카페트 위에서 걷고 있는 사람은 15KV 이상의 전하를 발생시킬 수 있다.
ESD는 커먼 모드 전기현상으로 다른 장치의 전기적 경로를 통해 한 장치에서 발생하는 방전이며, 궁극적으로 섀시 접지(Chassis Ground)를 통해 완료된다. 중요한 설계 가이드라인은 전류가 차지하는 경로를 분명히 확인하여 민감한 회로에 손상을 주지 않아야 하는 것이다. 더욱 우수한 선택은 민감한 회로 우회를 위해 방전 전류에 대한 대안 경로를 제공하는 것이다.
IEC 61000-4-2 표준은 사람이 금속 물질을 잡고 있을 때 ESD 상황을 시뮬레이트한다. 이것은 HMM(Human Metal Model)으로도 언급된다. 방전은 직접 접촉(접촉 방전)이나 근접(대기 방전)을 통해 발생할 수 있다. 표 1은 접촉 모드에서 ESD 제너레이터의 파형 파라미터를 보여준다. 이 노드의 경우 상승 시간은 1ns 미만이다. 전류 펄스의 총 기간은 약 150ns이다.
또 다른 위험 요인은 케이블 방전 현상이다. 이것은 이더넷 케이블이 충전될 때 발생하며, 케이블에 연결될 때 회로에 방전된다. 케이블은 트라이보 방전(Tribocharging)이나 유도를 통해 충전될 수 있다. 특정 테스트 기법으로 케이블 방전을 정의하는 표준은 아직 확립되지 않았다. 대부분의 제조업체들은 내부 케이블 방전 현상(CDE) 테스트 셋업을 사용해 설계를 평가한다. 이것은 방전 방지를 위해 IEC 레벨 4를 테스트하기에 충분한 것처럼 보인다.
그러나 IEC 61000-4-2 레벨 4 방전이 통과할 경우, CDE에 저항할 수 있는 장비의 이론은 항상 옳은 것은 아니다. 두 가지 테스트에서 충전된 커패시턴스가 매우 다르기 때문이다. 이것은 관련된 케이블 길이와 어스 접지(Earth Ground)에 대한 케이블 높이에 따라 IEC ESD의 경우엔 150pF이고 CDE의 경우 더욱 더 규모가 큰 커패시턴스가 된다. 럼프 커패시턴스(Lumped Capacitance)와 반대로 분배형 커패시턴스(Distributed Capacitance)와 함께 전송-라인 효과도 존재한다. 시험 중 CDE 방전은 IEC 레벨 4 방전보다 장비에 더욱 많은 에너지를 쏟아버린다.
EFT(Electrical Fast Transient)
EFT(Electrical Fast Transient)는 스위치 및 릴레이, 모터 및 기타 유도성 부하에서 접촉을 아크(Arc)한 결과이다. 이 같은 유형의 과도현상은 매우 흔하며, 커패시티브 커플링으로 통신 케이블에서 나타난다. IEC 61000-4-4는 5KHz~ 100KHz의 속도에서 발생하는 이 과도현상을 단시간의 고전압 스파이크 시리즈로 정의한다. 심각한 상태의 테스트 레벨은 표 2에서 요약된다. 단락회로 전류 값은 50Ω 소스 임피던스로 개방형 회로 전압을 나눔으로써 측정된다.
IEC61000-4-4로써, 통신 케이블에 대한 커패시티브 커플링 클램프는 통신 포트에서 테스트 전압을 포트하기 위해 선호되는 기법이다. 이것은 이더넷 케이블을 포함한다. 이것은 커플링이 포트에 갈바닉 접속 없이 수행되는 것을 의미한다. 또 다른 수용 가능한 커플링 기법은 직접 100pF 개별 커패시터를 통하는 것이다. 반복적인 속성으로 인해, EFT현상이 통신 시스템의 오류 동작의 결과를 초래할 수도 있다는 것은 의미가 없다.
전기 서지(Electrical Surge)
전기적 서지 과도현상은 피크 전류 및 기간의 관점에서 가장 심각한 상태이며 상승 시간 관점에서는 가장 심각하지 않다. 전기적 서지 과도현상은 조명 스트라이크(직접적인 스트라이크 또는 비간접적인 스트라이크로 인한 도입 전압 및 전류)로 인해 발생되거나 전력 시스템의 스위칭(부하 변경 및 단락 회로 포함)으로 발생된다. 과도현상의 심각성은 케이블 설치가 빌딩의 실내 혹은 실외에 설치되었는가에 따라 변경될 수 있다. IEC 61000-4-5는 2가지의 서지 파형으로 이 과도현상을 정의한다. 즉, 1.250μs 개방형 회로 전압 파형과 820μs 단락 회로 전류 파형이 그 2가지이다.
IEC 61000-4-5 클래스 3~5는 외부 애플리케이션, 더 높은 위협의 조건, 특정한 실내 설치에 적용된다. 대다수의 PoE 애플리케이션에서 실내 케이블 설치만이 고려되고 있다. 또한, IEEE 802.3 표준은 1500V 유전체 테스트-투-어스를 견딜 수 있는 네트워크를 요구한다. 이 글에서, 비균형/균형 데이터 라인을 위한 클래스 2(반보호형 환경)만 고려되고 있다.
이것은 라인-투-접지를 위한 1KV/ 24A 혹은 라인-투-라인을 위한 500V/ 12A의 비율에 상응한다. 또 다른 가능한 표준들은 ITU-T 추천 사항들, K.20, K.21, K.44, K.45와 GR-1089-CORE (인트라빌딩 조명 서지 스펙)를 포함한다.
과도현상 보호회로 가이드라인
보호회로는 정상적인 회로의 동작 보호를 위해 간섭 받지 않아야 한다. 이것은 또한 오류, 반복, 통합형 시스템 동작에서 발생되는 전압 과도현상으로부터 보호되어야 한다. 이러한 요건을 만족시키기 위해 수많은 가이드라인이 전기 시스템 전압 과도현상 보호 설계에 적용될 수 있다.
과도 전압의 원인은 차동 모드, 커먼 모드 유형이 될 수 있으며 혹은 둘 다일 수도 있다. 과도 전압에 대한 보호 기법의 카테고리는 쉴딩(Shielding)과 그라운딩(Grounding), 필터링, 전기 절연 및 다이오드와 같은 비선형성 디바이스 사용이다. 효과적인 회로 보호는 이 기법들을 제어하고 전환시킴으로써 달성된다.
커먼 모드 초크(Common-Mode Choke)의 사용은 필수적일 수 있으나, 전압 서프레서를 위해 선택된 설계는 일정 속도와 견고함이 요구된다. 예를 들어, 직접적인 과도현상에 직면할 수 있는 션트(라인-두-어스 접지) 커패시터는 낮은 ESR과 함께, 높은 전압(2KV이거나 그 이상)으로 정격되어야 한다.
과도현상 보호를 향상시키는 9가지의 기본적인 PC 보드 레이아웃 규칙도 존재한다. 첫 번째는 민감한 부품에서 과도현상의 전류나 전압을 변환시키는 낮은 임피던스 경로를 규정하는 것이다. 그렇지 않으면, ESD 전류는 시스템의 어스 접지를 탐색할 때 심각한 손상을 일으킬 수 있다.
두 번째 규칙은 PC 보드에 직접 견고하고 낮은 임피던스 어스-접지 연결을 하는 것이다. 세 번째는 전류가 흐르도록 설계된 멀티포인트 접지와 전류가 흐르지 않도록 설계된 단일 포인트 접지를 이용해, 과도 전류 밀도와 전류 경로 임피던스를 가능한 낮게 유지시키는 것이다. 빠르게 증가하는 전류가 작게 회전해야 하는 곳에서 루프를 유지시키는 것이 네 번째 규칙이다.
고속 과도현상의 경우, 이것은 필요할 때마다 부하 전원 포인트와 접지 사이에서 세라믹 커패시터를 이용해 달성된다. 특히 클램핑 다이오드가 전원 공급장치 레일에 고정될 때 달성된다.
회로 레이아웃 프로세스 동안 적용되는 다섯 번째 규칙은, 특히 이러한 영역들이 I/O 커넥터와 밀접하게 위치해 있다고 해도, 민감한 회로에서 고전압 혹은 고전류 과도현상의 영역을 물리적으로 고립시키는 것이다.
특히 스위치, LED, 디스플레이처럼 I/O 영역에도 고전류 서프레서를 배치시키자. 여섯 번째 규칙은, 가능하다면 회로의 끝 부분과 PC 보드의 중앙의 민감한 회로에 모든 커넥터를 위치시키는 것이다. 일곱 번째 규칙의 경우, 각각의 보호된 신호는, 개별적인 리턴 신호가 의도하지 않는 트랜스포머 효과를 방지하는 것과 비슷하게. 서프레서 회로에서부터 민감한 회로에 이르기까지 라우트 되어야 한다.
여덟 번째 규칙은 서프레서가 표면 마운트 패키징 사용을 보장하고, 4개의 터미널 접속이 와류 유도계수의 효과를 완화시켜 주기 위해 사용될 수 있다는 것을 확인하는 것이다. 유사하게, 아홉 번째 규칙과 최종 규칙은 PC 보드 레이아웃이 과도현상 블로킹 시리즈 요소들을 지나치는 와류 커패시턴스를 도입하지 않는 것을 보장하는 것이다. 그러나, 블록킹 시리즈 요소들이 와류 유도계수를 연속하여 갖추는 것은 문제가 되지 않는다.
PoE 회로 보호
보호될 장비 내에서 배치되는 유일한 2차 보호가 이 글에서 논의되었다 할지라도, 주요한 통신 프로텍터가 실외 통신 케이블을 위해 요구된다는 것을 명심해야 한다.
PoE 애플리케이션에서, PSE는 48V 전원 공급장치를 통해 전원을 공급받는다. 보통 이것은 어스 접지에 연결된 커먼 모드 커패시턴스를 갖는다. 이러한 커패시턴스는 PC 보드에서 개별 커패시터, 인터레이어 커패시턴스 혹은 두 가지 유형의 혼합이 될 수 있다. PSE가 실제로 유동적이지 않기 때문에, 데이터 커넥터에 적용된 커먼 모드 전압 과도현상은 PSE 부품의 전압 브레이크다운의 결과를 초래할 수 있다.
이것은 PSE 포트 파워 스위치 트랜지스터에 대해 특히 그렇다. 그림 2는 이 같은 효과와 함께 고전류 경로를 보여준다. 이것은 보호되지 않을 때 PSE 전력 스위치 트랜지스터를 파괴하는 결과를 가져다 준다. CCM은 48V 라인과 시스템의 섀시 접지 간의 커먼 모드 커패시턴스를 나타낸다. 이것은 48V 전원의 파지티브 혹은 네거티브(48V 리턴) 라인일 수 있다.
회로도를 간단히 하기 위해, CCM은 네거티브 라인에만 나타날 수 있다. 이 구성은 ac 불연속 회로가 사용될 때 적용될 수 있으며, 이것은 D1을 사용해야 한다. ac 불연속 회로의 동작은 과도현상 보호에 최악의 결과를 가져다 준다.
RJ 45 케이블이 사용되는 애플리케이션에서, 이전에 언급된 케이블 쉴딩의 보호 기법은 항상 선택사항이 아니다. 그러나 그림 3에서 솔루션은 PSE 집적 회로를 적절하게 보호한다. 이 회로는 ac 불연속 회로가 사용될 때 적용된다. 이것이 사용되지 않는다면, 이때 D1과 D3은 필요하지 않다.
핵심적인 부품 파라미터
이 보호 회로에서는 주요 요소들의 핵심적인 파라미터를 고려하는 것이 중요하다. 다이오드 D2와 D4를 클램프하는 동안, 핵심 파라미터는 순방향 회복 시간, 과도 전류 성능, 순방향 과도현상이다. TVS 다이오드 D3의 핵심 파라미터는 반응시간, 전류 조절 성능, 낮은 임피던스이다. D3은 D1이 ac 불연속 기능으로 사용되는 경우에만 필요하다.
더욱 심각한 서지가 고려되어야 한다면, GR 1089 CORE(Intra -Building Lighting Surge Spec) 표준에서 정의되는 것처럼 D2, D3(1500W TVS), D4를 위해 더욱 강력한 부품을 사용한다. Schottky 다이오드 D1은 네거티브 전압 과도현상을 위해 필요하다. BS(Bob Smith) 터미네이션 또는 라인-투-접지 커패시터들도 필요하다. 초기 ESD/EFT 과도현상이 어스 접지에 이러한 터미네이션들을 이용해 계산하기 때문이다.
다른 주요 요소들은 페라이트 비드(Ferrite Bead) FB1과 FB2이다. 이 요소들은 고주파수에서 C2가 터미네이션 단락 회로를 방지하는 블록킹 임피던스를 제공한다. 48V 버스(100nF)에서 디커플링 커패시터와 TPS2384의 P 터미널과 N 터미널을 연결하는 커패시터는 낮은 임피던스 세라믹 유형이 되어야 한다.
C1과 C2는 클램핑 다이오드 D1과 D2와 매우 가까워야 한다. 48V 버스(D5)에서 TVS 다이오드는 48V 입력 커넥터와 가깝게 배치된다. 모든 디바이스들은 낮은 와류 유도계수를 이용한 표면 마운트 패키지로 하우징 되어야 한다.
보호 부품들은 TPS2384 IC의 N-to-RTN 경로나 P-to-RTN 경로를 통해 과도 전류가 흐르는 것을 방지하며, 특히 파지티브나 네거티브 극성에서도 과도전류가 흐르는 것을 방지한다. 그러나 이러한 과도 전류는 과도현상의 원인에 따라 다른 경로를 따를 수 있다. 고속의 커먼 모드 이벤트인 ESD 혹은 EFT를 보호하는 사례는 각각 그림 4와 그림 5에서 제시된다.
과도현상에서 우선시되는 C1과 C2에서 dc-전압 레벨은 이러한 과도 전류가 취할 경로에 직접 영향을 준다. ESD나 EFT 시뮬레이션에서, BS 터미네이션은 페라이트 비드와 함께 ESD/EFT 억제에 중요한 역할을 담당한다. BS 터미네이션은 또한 EMC 이유로 사용되고 있다. 이러한 커패시터들은 ESD나 EFT 스트라이크가 취하게 될 최초의 경로를 분명하게 정의한다.
시뮬레이션은 다양한 과도현상으로 가능한 전압 크기의 나타낼 수 있다. 라인-투-어스 접지 커패시터에서 최대 가능한 전압은 약 1KV이며, 2KV으로 정격된 커패시터가 안전한 선택이다. 시뮬레이션은 8KV ESD를 적용하고, 150pF/330Ω HHM을 이용해, BS 터미네이션의 1-nF 커패시터에 대한 결과 전압은 100V 미만이다.
이 커패시터에 적용된 최고 전압은 서지 테스트 기간 동안 발생하며, 이것은 클래스 2 현상에서 1KV이다. 유사하게, 10nF 커패시터에 대한 200V 정격은 안전한 선택이다. 그러나 ESD 케이블 방전 모델이 정의되지 않았기 때문에, 이러한 시뮬레이션은 수행되지 않는다. 기존의 설명된 가이드라인 모두를 만족시키는 4개의 포트 PSE에 대한 제안된 보드 레이아웃은 그림 6에 나타나 있다. 
D2, D4, D3, D1, C1, C2, 전원 입력, RJ 45 커넥터는 과도 전류 루프와 그 결과에 따른 임피던스를 가능한 작게 유지시키기 위해 확실하고, 아주 가까이 위치해야 한다. 다중 포트를 가진 애플리케이션에서, 그룹당 2개 혹은 4개의 포트를 가진 C1과 동급인 하나의 디커플링 커패시터를 갖는 것이 좋다.
관련 그룹에 가깝게 각각의 커패시터를 배치하는 것도 추천된다. 히트싱크를 이용하기 위해, 써프레서 디바이스를 위한 충분한 동(Copper) 영역을 제공하는 것도 중요하다. 이더넷 인터페이스 회로가 데이터-라인 드라이버 회로를 위해 데이터-라인 프로텍터를 필요로 한다는 것 또한 하나의 팁이다. 그러나 이 기고문은 PoE 회로에 적용될 수 있는 보호 기법에 초점을 두고 있다.
<자료제공: 월간 반도체네트워크 2007년 10월호>