LDMOS DC, 소신호 및 대규모 신호 반응 예측을 위한 새로운 Verilog 모델 - Technology

ST마이크로일렉트로닉스는 RF LDMOS 전력 트랜스레이터를 위한 정확한 모델을 개발할 수 있도록 중점을 두고 있다. 여기서 도입된 모델은 단순한 개념으로, 우수한 근사값 dc, 소신호 S-파라미터, 대규모 신호 반응에 대해 설명하고 있으며, 새로운 애플리케이션을 개발하는 설계자들에게 출발점이 될 수 있다. 이 글에서는, PD54003L-E 디바이스를 위한 모델 파라미터를 추출하는 방법에 대해 간략히 기술하고자 한다.
글│Amedeo Michelin Salomon, Giuseppe Privitera, STMicroelectronics

무선 애플리케이션에 대한 설계주기 시간과 비용을 감소시키기 위해, RF 엔지니어들이 RF 전력 트랜스레이터의 반응을 예측하고 시뮬레이션 할 수 있도록 모델을 갖추는 것이 유용하다. ST마이크로일렉트로닉스는 RF LDMOS 전력 트랜스레이터를 위한 정확한 모델을 개발할 수 있도록 중점을 두고 있다.

여기서 도입된 모델은 단순한 개념으로, 우수한 근사값 dc, 소신호 S-파라미터, 대규모 신호 반응에 대해 설명하고 있으며, 새로운 애플리케이션을 개발하는 설계자들에게 출발점이 될 수 있다. 이 모델은 애질런트 어드밴스트 디자인 시스템(Agilent Advanced Design System)이 Verilog 언어로 구현하고 있으며, 패키지의 기생 요소뿐만 아니라 자기-열 효과(Self-Heating Effect)를 고려하는 열 노드를 포함한다.

이 글에서는, PD54003L-E 디바이스를 위한 모델 파라미터를 추출하는 방법에 대해 간략히 기술하고자 한다. PD54003L -E 디바이스는 PowerFLATTM 플라스틱 패키지(5 x 5mm)로 실장된 3W-7.2V-500MHz LDMOS이다. 내부적으로 조정되지 않은 디바이스로써, PD54003L-E는 HF, VHF, UHF 주파수 대역에서 다양한 휴대용 애플리케이션을 위해 이용될 수 있다. 마지막 부분에서, 우리는 135-175 MHz 주파수 대역에서 PD54003L-E를 사용한 2가지 방법의 휴대용 라디오 애플리케이션을 위해 특별히 설계된 ST의 DB-54003L-175 데모-보드를 사용해 새로운 모델을 검증할 것이다.

도입
비용 효율성 및 고성능 덕분에, LDMOS 디바이스는 디지털 통신 인프라(셀룰러 기지국)에서부터 워키-토키(Walkie-Talkie)로 일반적으로 알려진 저가형 휴대용 라디오(개인 모바일 라디오)에 이르기까지 무선 주파수(Radio-Frequency) 애플리케이션에서 폭넓게 사용되고 있다.

이러한 무선 애플리케이션을 위해 설계 주기 시간 및 비용 감소를 위해, RF 엔지니어가 RF 전력 트랜지스터의 반응, 특히 대규모 신호 반응을 예측하고 시뮬레이트션 할 수 있는 모델 활용이 유용하다.

모델 설명 및 파라미터 추출

여기서 도입된 모델은 Verilog 언어로 쓰여진 등식을 이용한 반응 모델이다[1][2]. 그림 1의 동일한 모델 회로를 관찰함으로써, 다음과 같은 요소들을 살펴 볼 수 있다.

․디바이스와 관련된 기생 요소

․비선형성 전류 제너레이터

․JFET 저항

․회로기판-바디 다이오드

기생 요소

디바이스의 기생 요소(Parasitic Ele-ment)를 모델링 하기 위해, 저항 및 인덕턴스는 각 터미널에서 직렬로 위치된다. 이 모델은 시뮬레이션 온도에 따라 저항과 인덕턴스 값을 변경할 수 있다.

공식 1에서 파라미터 P는 온도 독립성으로, 여기서 Tc는 온도 상수이며, T는 시뮬레이션에서 사용되는 온도이며 Tnom는 파라미터 값을 측정하기 위해 사용되는 온도이다.

비선형성 전류 제너레이터

Vgs와 Vds가 제어하는 비선형성 전류 제너레이터는 디바이스의 정적 및 동적 전류를 계산하기 위해 사용되는 가장 중요한 인자이다. 게다가, 정적 전류는 MOS의 동작 영역을 정의하기 위해 필요하다.

표 1은 전류 제너레이터의 등식을 추출하기 위해 필요한 모든 파라미터를 정리한 것이다. 제너레이터 전류 등식을 얻기 위해, 일련의 등식들이 정의되어야 한다. 고려해야 할 중요한 파라미터는 공식 2에서 보이는 것처럼 디바이스의 임계 전압이다. 게다가, 새로운 임계 전압 공식은 단일 등식에서 강약의 인버전(Inversion) 영역을 기술하기 위해 필수적이다.

두 영역을 설명하기 위해, 새로운 게이트 전압은 공식 4처럼 정의될 수 있다. 정의할 수 있는 또 다른 중요한 파라미터는 제로 바이어스를 가진 게인 요소이다. 공식 5, 6, 7을 가리키는 게인 요소는 Vgs 전압(모빌리티 디그레데이션: Mobility Degradation)에 따라 퇴보된다. 공식 8과 공식 9는 드레인 포화 전압을 정의한 것으로 제너레이터 전류를 정의하기 위해 필요한 등식을 완성시킨다(공식 10과 공식 11).

자동 ADS 옵티마이저는 전류 제너레이터를 위한 파라미터를 추출하기 위해 사용되었다. 임계 전압과 게인 요소는 저전압 레벨에서 Vds를 갖춘 입력 특성에서 추출되었다. 모빌리티 디그레데이션을 고려해, 트랜스컨덕턴스 파라미터는 Vds를 변화시키고 고전압 레벨에서 Vgs로 사용된다. 서브-임계 전압은 임계 전압 레벨 이하에서 게이트 전압 레벨을 갖춘 입력 특성에서 추출된다.

L은 MOS의 물리적 채널 길이이며, 반면 L0는 출력 컨덕턴스에 영향을 미치며, 이것은 KE와 EPS에 의존된다. DEL과 DELVG는 VDSAT에 영향을 미치며 포화 영역에서 출력 특성에서 추출된다. 위에서 언급한 대로, 모든 등식은 Verilog 언어로 구현된다.

JFET 저항

쿼지-포화(Quasi-Saturation) 영역은 비선형 JFET 레지스터로 모델링 된다. 산술적인 실험상의 등식은 공식 12에 정의되어 있으며, 여기서 pres는 전류에 의존되며 Rj에 대해 전압 강하에 따라 달라진다.

복합적인 문제를 제거하는데 유용한, 그림 2는 Vds의 변화를 위해 레지스터 법칙(Resistor Law)을 보여준다(오른 쪽 함수 기법 사용)(공식 13). 비슷한 그래프와 함수는 Vgs를 변화시킴으로써 얻어질 수 있다.[3]

함수 g(pres)는 Rj 전류 Id로 속박하기 위해 제시되었다. 이것은 Rj에서 소비된 전력에 연결된 새로운 파라미터를 도입함으로써 달성된다(공식 14). 여기서 프레스(pres)는 RPWR을 통해 Rj에 소비된 전력에 연결된다.

h(T)(공식 15)는 Rj의 온도 독립성을 보여준다. 여기서 TCR1과 TCR2는 리니어 영역에서 온도 상수이다.

Rj는 높은 바이어스 전류를 이용한 리니어 영역에서 dc 출력 특성으로부터 추출된다.

회로기판-바디 다이오드

바디-기판 다이오드는 브레이크다운(Breakdown), 드레인 전류 누설, 드레인 및 소스 간 커패시턴스를 기술하기 위해 사용된다.

열 변화는 공식 16에서 볼 수 있다. 포화 전류에서 온도를 포함하는 것은 공식 17로 나타난다. 다이오드 전류는 공식 18, 19, 20, 21, 22에서 구현된다. 전하 등식은 공식 23에서 주어진다.

남아있는 모델 파라미터는 MOSFET의 커패시턴스 Cgs 및 Cgd이다. 게이트-소스 커패시턴스는 일정한 커패시턴스로 모델링 된다. 그 이유는 높게 도핑된 MOSFET과 관련이 있기 때문이다(공식 24).

게다가, 게이트-드레인 커패시턴스는 전형적인 MOSFET 모델 커패시턴스로 고려될 수 있으며, 여기서 전하 커패시턴스의 등식(공식 25, 26, 27, 28)은 4개 부분으로 구분될 수 있다(그림 3). 이러한 경우일지라도, 커패시턴스 변화는 온도에 의존된다(공식 29).

커패시턴스 변수를 추출하기 위해, 섀시 구성은 Ciss, Coss, Crss를 측정하기 위해 사용된다.

열 노드

`열 노드(Thermal Node)`는 자가-열 효과를 고려하기 위해 도입되었다(그림 1). 외부 열 회로 포트와 소스 노드 간의 전압은 접합 온도 상승과 관련이 있다. 이 회로의 전류 소스는 소비 전력과 동일하다.[4][5]

최초의 모델 구현에서, 온도에 따른 변수를 고려하지 않았다.

패키지 시뮬레이션

모델에서 패키지의 모든 기생적 요소들을 포함하기 위해, 일부 전자기(Elec-tromagnetic) 시뮬레이션들이 수행된다.[6]

디바이스의 내부 구조를 포함한 시뮬레이트된 패키지(PowerFLAT)는 납, 패들, 와이어 본딩, 실리콘 위의 패드를 고려해야 한다. LDMOS 트랜지스터를 위한 일반적인 패키지 구조는 그림 4에 나타나 있다.

내부 구조를 관찰하면서, 각 측면에서 4개 핀 중 3개 핀들은 구리 막대기(Copper Bar)를 통해 함께 단락된다(그림 6). 본딩 와이어는 외부 핀을 디바이스의 게이트와 드레인 패드에 연결시킨다(그림 5).

이 모델링 레진(Resin)은 절연체 상수 4와 절연체 손실 탄젠트 0.005를 갖는다. 패키지의 납은 구리로 만들어지는 반면, 본딩 와이어는 금으로 제조된다.

시뮬레이션 기간 동안, 디바이스 접촉 패드 및 패들은 PEC(Perfect Electric Conductive Surface Lossless)로 고려된다. 대신, 패키지를 포함한 에어 박스의 외부 측면을 따라, 전자기장의 총 흡수 조건은 방사 손실로 고려되어 설정된다(공식 30).

시뮬레이션 기간 동안, 럼프된 포트는 필드를 자극하기 위해 사용된다(그림 6)[7]. 수행된 패키지 시뮬레이션은 1MHz ~50GHz의 주파수 범위에 존재한다.

시뮬레이션 시간을 최소화하고 정확도를 증가시키기 위해, 이 구조는 2개의 파트(드레인과 게이트)로 구분되었다. 이 같은 방법으로, 입력과 출력 파트 사이의 상호 커플링은 고려되지 않는다. 이러한 효과를 고려하기 위해, 추가적인 커패시터(Cgd-패키지)가 사용되고 있다. 패키지 모델을 완성하기 위해, 소스와 관련된 추가적인 인덕터(Lvia)가 추가된다. 이 인덕터는 `비아 홀(Via Hole)`로 생성된 효과를 나타낸다[8][9]. 패키지의 게이트 부분에서 전자기(Electromagnetic) 시뮬레이션과 관련된 S-파라미터는 그림 7에 나타나 있다.

게다가, 패키지 디바이스의 측정된 S-파라미터를 사용하면, Cgd-패키지와 Lvia를 추출하는 것이 가능하다. 그림 8을 살펴보면, 패키징 모델과 디바이스 모델 간의 결합을 보여주는 회로를 볼 수 있다.

DC 및 RF 소신호 검증

그림 9, 그림 10, 그림 11은 측정된 dc 및 RF 소신호 파라미터와 시뮬레이트된 파라미터(Ciss, Coss, Crss, 저 신호 S-파라미터, 입력 및 출력 dc 곡선)를 비교한 것이다. 이 시뮬레이션들은 예측하기가 가장 어려운 S21 및 S22를 포함해 위에서 언급된 파라미터를 우수한 근사값으로 예측한다.

대규모 신호 검증

하모닉 밸런스(Harmonic Balance) 엔진 시뮬레이터[10]를 갖춘 ADS를 이용해, 이 모델은 dc 네트워크와 ST의 데모 보드 DB-54003L-175의 입력 및 출력 매칭 네트워크와 함께 시뮬레이트 되고 있다(그림 12). DB-54003L-175 데모 보드는 PD54003L-E의 최상의 광대역 성능을 시연하기 위해 개발되었다.

하모닉 밸런스 시뮬레이션에서, 우리는 보드와 커패시터 및 인덕터가 합쳐진 S-파라미터와 관련된 모든 정보를 사용했다. 그림 13은 155MHz에서 데모-보드의 시뮬레이션과 측정을 비교한 것이다.

핀은 제너레이터에서 사용될 수 있는 전력이며, Nd는 드레인 효율이고, IRL (Input Return Loss)은 디바이스에서 반영된 전력과 제너레이터에서 이용할 수 있는 전력 간의 비율이며, 게인은 부하에서 소비되는 전력과 제너레이터에서 이용할 수 있는 전력 간의 비율이다.

결론

설명된 모델은 dc에서 대규모 신호 분석에 이르는 모든 시뮬레이션 유형에서 사용하기 적합하다. 게다가, 이 모델은 컨버전스 관점에서 우수한 견고성을 보여준다. 이러한 견고성은 2차 영역 및 포화 영역에서 디바이스 모델의 적절한 근사값으로 제시된다.

새로운 Verilog 모델 덕분에, 고객들은 이제 ST마이크로일렉트로닉스의 RF DMOS와 LDMOS 제품들의 반응을 예측하고 시뮬레이션 할 수 있게 되었으며, 그 결과 설계 주기 시간 및 시장 출시 시점을 단축할 수 있다.

<자료제공: 월간 반도체네트워크 2007년 11월호>