오늘날 고속 신호 무결성 문제를 해결하려면 데이터 전송 미디어의 성능과 신호 조절 회로를 정확히 이해하고, 기생을 줄이고 저전력 이퀄라이제이션에 필요한 성능을 제공하는 BiCMOS 프로세스에 액세스할 수 있어야 한다.
50GHz BiCMOS 프로세스를 통해 고성능 신호 무결성 애플리케이션 구현
글│케네스 스노돈(Kenneth Snowdon), 내셔널 세미컨덕터 회로 설계 수석 엔지니어,
밍웨이 수(Mingwei Xu), 내셔널 세미컨덕터 프로세스 통합 엔지니어
오늘날 직렬 데이터 전송 애플리케이션 분야에서 신호의 무결성을 다루는 엔지니어들은 여러 도전적인 과제들을 직면하고 있다. 데이터 전송 표준은 속도가 지속적으로 증가하고 주파수 범위는 초당 수백 메가비트에서 수십 기가비트까지 확장되고 있다. 종종 커넥터와 연결되는 유손실(lossy) 미디어(케이블 또는 신호 트레이스)를 통해 전송되는 신호의 고주파 컨텐츠와 전송 경로에 반사를 유도하여 신호를 저하시키는 스터브 때문에 파이버 채널, 기가비트 이더넷, PCI Express Gen 2 등의 표준에 따른 과제가 대두된다.
이러한 문제를 해결하기 위해 이퀄라이제이션과 프리엠퍼시스를 최신 세대의 버퍼에 추가하게 되었다. 이퀄라이제이션과 프리엠퍼시스는 미디어 채널 손실을 없애주며, 최소화된 심볼간 간섭(ISI)으로 수신기로의 데이터 전송을 가능하게 한다. 채널 손실을 없애주는 기능의 핵심은 입력 신호 왜곡을 유도하지 않는 잘 제어된 높은 이득 대역폭 주파수 종속 앰프를 허용하는 회로 및 반도체 프로세스이다. 내셔널 세미컨덕터는 독점 기술의 실리콘-게르마늄(SiGe) BC8B 프로세스를 사용하여 고속 신호 조절 회로를 구현한다. 이러한 디바이스는 통신, 스토리지 및 이미징 시스템에서 FR-4 백플레인 및 케이블을 통한 고속 신호 전송용으로 최적화되어 있다.
미디어 특성
높은 주파수에서 케이블 및 백플레인의 문제점은 주파수 손실의 영향을 받는 종속성이라고 할 수 있다. 감쇠는 주로 두 가지 유형의 손실에 기인하는데, 컨덕터 손실과 유전체 손실이 그것들이다. 컨덕터 손실은 주파수의 제곱근에 따라 변하며, 내부 및 외부 컨덕터 저항과 직경이 전송 경로를 따라 누적되는 손실량에 영향을 미치는 전송 경로 소재의 형상 및 구성에 크게 좌우된다. 유전체 손실은 주파수에 비례하며 컨덕터와 차폐물 사이에 사용된 절연체의 영향을 받는다. 전송 경로 구현에 따라 컨덕터 및 유전체 손실량은 각 전송 경로에 따라 달라질 수 있다.
손실로 인해 발생하는 ISI 유도 지터를 제거하기 위해 이퀄라이저는 전송 미디어의 역전송 함수를 근접하게 일치시켜야 한다. 매개변수 S21 특성으로 볼 때 미디어 손실은 로우 패스 필터의 특성이다. 그림 1에서의 "미디어 손실" 특성 곡선은 트레이스 폭이 5mil인 FR-4 PCB 30인치를 나타낸다. 저주파수에서 손실은 보드 트레이스의 DC 저항이고, 고주파수에서 손실은 컨덕터 및 유전체 손실의 추가 영향 때문에 증가한다.
그림 1. 주파수의 함수로서 미디어 손실과 이퀄라이저 이득
채널 이퀄라이제이션
이러한 감쇠를 상쇄시키기 위해 미디어 뒤에 직렬로 이퀄라이저를 추가하여 더 높은 주파수에 이득을 선택적으로 추가한다(그림 1에 "이퀄라이저 이득" 곡선으로 표시되어 있음). "이퀄라이저 이득" 곡선은 "미디어 손실" 곡선의 반전을 앰프 이득의 롤오프에 접근시키는 것을 알 수 있다. 함께 종속으로 접속 했을 때 미이어와 이퀄라이저는 채널 왜곡을 감소시키는 데 바람직한 "미디어 이퀄라이저" 이득 특성을 생성한다. 이러한 경우에 "미디어 이퀄라이저" 곡선의 6dB 하향점이 5.5GHz에서 발생한다. 그러면 종속으로 접속 된 미디어와 이퀄라이저의 순 전송 함수가 입력 파형의 왜곡을 제한하는 주파수의 플랫 응답을 생성한다.
이러한 플랫 주파수 응답을 얻기 위해 이퀄라이저는 충분한 이득과 대역폭을 확보해야 한다. 그림 2는 고속 애플리케이션의 전형적인 신호 조절 회로를 보여준다. 회로는 외부 진폭 및 공통 모드를 2차 내부 이퀄라이제이션 단계가 허용할 수 있는 것으로 변환하는 차동 입력 단계로 구성된다. 대부분의 현대적 입력 회로 단계는 광범위한 입력 공통 모드 전압을 수용할 수 있다. 겹선형(Bilinear) 전송 함수가 적용되는 2단계(이퀄라이저)는 낮은 주파수에서 감쇠가 증가하고, 높은 주파수에서 감쇠가 감소한다. 3단계(리미터)는 최종 출력 단계(프리엠퍼시스 출력 필터)로 전달되는 신호에 대비하여 내부 변동을 바람직한 최대 내부 신호 변동폭으로 증폭시킨다. 마지막 단계에서 출력 시 미디어를 보정하기 위해 필터링을 적용할 수 있다.
그림 2. 고속 신호 컨디셔너의 이퀄라이제이션 단계
그림 2의 이퀄라이저 회로를 자세히 살펴보면 이미터 사이가 RC 네트워크로 연결된 차동 트랜지스터 쌍으로 구성됨을 알 수 있다. 낮은 주파수에서 이 쌍의 이득은 주로 이미터 저하 레지스터에 의한 것이고, 높은 주파수에서의 이득은 주로 제로를 생성하는 직렬 레지스터와 커패시터(R1, C1)에 의한 것이다. 이제 주파수 의존 이득 특성이 이 토폴로지에 어떻게 통합되는지 알 수 있을 것이다. 단순화한 소신호 모델 회로를 보다 자세히 살펴봄으로써 트랜지스터의 추가 기생을 분석하여 회로 작동에 미치는 영향을 확인할 수 있다.
차동 쌍의 기생 레지스터는 부하 및 소스 레지스터와 결합되는 경향이 있고, 저항 분배기로 작동하면서 내적 이득 셀 gm*vbe에서 나타나는 입력 및 출력 전압을 감소시킨다. 확실한 예는 부하 레지스터 RL와 직렬로 연결된 기생 콜렉터 레지스터 rc이다. "rc"는 출력 전압을 분배하여 전압 이득 Av= gm*RL/(rc RL)을 감소시킨다. 내적 이득 셀 gm*vbe에서 확인되는 입력 전압 또한 외적 rb 기본 저항과 이미터 저항 re로 구성된 저항 분배기에 의해 감소된다. 입력 시 확인된 전압은 re에 의해 추가로 감소되는데, 그 이유는 re를 통과해 흐르는 트랜지스터의 기본 및 콜렉터 전류에 의해 생성된 로컬 피드백 때문이다. 트랜지스터의 베타가 영향을 미치지만 입력 전압이 이미터 레지스터 Vre=(β 1) ib에서 전압 강하만큼 감소되는 수준에 불과하다는 것을 알 수 있다. 주파수가 높아지면 커패시터 CBC CCS 및 CBE에서 기인한 극성이 내적 이득 셀 gm*vbe의 이득도 감소시키는데, 이는 임피던스가 주파수의 영향을 받기 때문이다.
기생 외에 매칭 또한 지터 작동을 낮출 정도로 불완전하므로 최소화해야 한다. 회로 전체에서 NPN의 매칭은 세계적 수준의 지터 성능으로 IC를 생산하는 데 있어 핵심적인 사항이다. 100차 uVs에서 vbe 매칭을 이루면 고주파수에서 높은 이득이 스위칭 포인트를 왜곡시키지 않는다. CMOS에 비해 매칭이 10배 이상 향상된다. 기본적인 주파수의 고조파를 증폭하여 정확한 에지를 유지하는 데 필요한 양의 이득을 감안할 때 스위치 포인트에서 모든 결함이 상당한 계통 오프셋을 유발하여 데이터 종속성 지터나 ISI를 초래한다. BC8B 프로세스 구성은 신호 지터가 제어되는 방법에 상당한 영향을 미친다.
BC8B 의 기술적 측면
BC8B 는 내셔널 세미컨덕터의 차세대 BiCMOS 기술이다. SiGe NPN과 다양한 아날로그 옵션이 통합되어 있고 0.25μm CMOS 플랫폼에서 개발되었다. 통합 NPN 디바이스는 독창적인 최적화 솔루션을 기반으로 극저전력 소모로 높은 성능을 달성하도록 개발되었다.
그림 3은 SiGe:C NPN 디바이스의 횡단면도로, BC8B 기술에 통합된 기본 및 단일 Polysilicon quasi 자체 맞춤형 이미터 구조에 대한 비선택적 에피 성장(Epitaxial-Growth)을 특징으로 한다.
그림 3. BC8B 기술에 통합된 SiGe:C NPN 다비이스의 횡단면도
베이스에 C를 통합하면 전체 BiCMOS 열 예산 소모 후 베이스 폭을 제어할 수 있다는 이점이 있다. 이미터는 이미터 기반 커패시턴스 CBE를 한층 더 낮추고 낮은 전력 소모에서 성능을 향상시키도록 신중하게 설계되었다. 그림 4의 Gummel 플롯은 콜렉터 전류와 극저바이어스 VBE에 대한 뛰어난 이상성 계수를 보여주며, 이는 우수한 품질의 이미터 기반 구조가 이 프로세스에서 구해짐을 입증한다. DTI (Deep Trench Isolation)는 전류 모드 로직(CML) 게이트 지연에 대해 최적의 성능을 제공함으로써 기판 기생을 감소시킨다.
그림 4. BC8B 기술에 통합된 NPN 디바이스의 일반적 Gummel 플롯
SiGe HBT 베이스에 탄소를 추가하면 높은 작동 전류에서 최대 차단 주파수 fT가 대폭 향상된다. 그 결과 디바이스 설계자는 비용이나 전력 성능과 같은 다른 중요한 기술에 전념할 수 있게 된다. 보다 높은 피크 fT를 겨냥한 과거의 수직 스케일링은 낮은 전류 밀도에서 fT 저하를 초래하는데(그림 5참조), 그 이유는 단위 면적당 더 높은 CBE 및 CBC를 유도하기 때문이다. BC8B 기술은 콜렉터의 기본 및 2단계 SIC에서 2단계 Ge 프로파일과 결합된 전용 PIN 이미터 기반 설계를 포함한 다른 최적화 전략을 활용하여 fT 저하 가능성을 해결한다.
그림 5. 차단 주파수 fT 플롯
그림 5는 이 작업에서 개발된 SiGe:C NPN 디바이스가 차단 주파수를 보다 낮은 전류 밀도로 이동시키는 것을 보여준다. 예를 들어 BC8B 최적화 이후, 25μA/μm2에서 측정된 차단 주파수 fT는 5 GHz에서 10GHz 이상으로 향상된다. 이 fT 최적화가 DTI 격리 아키텍처에서 비롯된 낮은 기판 커패시턴스와 결합될 때 BC8B CML 게이트 지연 전력 곱이 개선된다. 그림 6에서 볼 수 있듯이 BC8B NPN 성능은 70% 이상의 절전 효과를 보이며 과거의 스케일링 곡선에서 벗어난다.
그림 6. CML 게이트 지연 전력 곱 개선
오늘날 고속 신호 무결성 문제를 해결하려면 데이터 전송 미디어의 성능과 신호 조절 회로를 정확히 이해하고, 기생을 줄이고 저전력 이퀄라이제이션에 필요한 성능을 제공하는 BiCMOS 프로세스에 액세스할 수 있어야 한다.