데이터 컨버터를 위한 새로운 고속 시리얼 인터페이스 - Technology

디지털 설계자는 ADC(analog-to-digital convert)와 로직 디바이스 간의 고속 디지털 라인을 라우팅 할 때 발생하는 문제점에 너무 익숙해져 있을 수 있다. 고속 트레이스의 라우팅에 더욱 세심한 주의를 기울여야 할 뿐 만 아니라 디지털 신호가 아날로그 경계를 넘어서지 않게 하도록 보장해야 한다.

데이터 컨버터를 위한 새로운 고속 시리얼 인터페이스

글│Alison Steer, Linear Technology Corporation

디지털 설계자는 ADC(analog-to-digital convert)와 로직 디바이스 간의 고속 디지털 라인을 라우팅 할 때 발생하는 문제점에 너무 익숙해져 있을 수 있다. 고속 트레이스의 라우팅에 더욱 세심한 주의를 기울여야 할 뿐 만 아니라 디지털 신호가 아날로그 경계를 넘어서지 않게 하도록 보장해야 한다. 열악한 레이아웃은 전체 시스템 성능을 저하시키기 위해 ADC의 아날로그 입력 포트로 다시 피드하는 디지털 스위칭 잡음의 결과를 초래한다.

프리미엄급의 FPGA 핀에서 보드의 실제 면적은 귀중한 자산이다. 따라서 병렬식으로 구현된 시리얼 인터페이스의 장점들은 무엇보다도 명백하다. 그러나, 최근에 와서야 일반적인 시리얼 전송이 1.2GHz 이상에 실행될 수 있었다. 즉, ADC의 속도를 포기하거나 해상도를 포기해야만 상황이 발생했었다. 이 기고문은 이용할 수 있는 인터페이스에 대해 논의하고 2선식 통신을 사용해 새로운 ADC 제품군을 실현시킨 상황까지 한 단계 발전된 시리얼 인터페이스를 설명하고자 한다.

전통적인 병렬식 인터페이스

디지털 설계자는 고속 ADC를 통해 활용되는 병렬식 디지털 출력 인터페이스에 이미 익숙해져 있으며, 정기적인 CMOS 병렬식 출력이나 LVDS(low voltage differential signaling)을 통해 프로세서나 로직 디바이스에 접속을 제공했다. 병렬식 인터페이스의 장점은 간단한 리시버 설계에 있다. 그러나, 리시버 설계는 디바이스를 전송하고 수신할 때 대량의 핀을 요구한다. 단일-종단형 CMOS 출력은 출력 핀에 비해 1:1 비율의 비트를 보유하고 있다. 따라서, 16비트 ADC는 16개의 디지털 출력 핀을 요구하며, 14비트 ADC는 14개의 핀을 요구한다.

전통적인 병렬식 CMOS는 전송될 수 있는 데이터의 속도와 해상도에 제한을 두고 있다. LVDS의 사용은 더욱 더 빠른 데이터 속도를 가능하게 하며 고속 전송 라인에서 추가적인 잡음 억제를 제공한다. 그러나 전통적인 CMOS 인터페이스만큼 2배의 핀을 요구한다. 각 데이터 비트는 차동형 페어를 요구하거나, 고속 ADC에서 프로세서까지 데이터를 출력시키기 위해 2개의 데이터 라인을 요구한다. 예를 들면, 16비트 ADC의 16 CMOS 병렬 디지털 출력은 32개의 LVDS 라인으로 전환된다.

병렬식 CMOS 출력을 이용할 때 설계자가 고려해야 할 주요한 2가지 사안이 있다. 단일-종단형 CMOS 전송은 적절한 엔드 터미네이션의 실행 불가능 때문에 250Mbps 이상의 속도에서 신뢰성 높게 수신될 수 없다. 추가적으로, 중요한 스위칭 잡음은 단일-종단형 CMOS 출력 트랜지션을 통해 고속 데이터 속도로 생성된다. 이것은 디지털 피드백으로 알려진 현상을 야기하는 ADC의 입력으로 다시 커플될 수 있으며, ADC의 성능을 제한시킨다. 디지털 출력 전압 스윙을 감소시키는 것은 고속 데이터 속도에서 성능을 향상시킬 수 있다. 바로 이 같은 이유로, 리니어 테크놀로지의 ADC 제품들은 CMOS 출력 이용할 때 0.5V 만큼 낮게 디지털 출력 전원에 전력을 공급할 수 있는 성능을 갖추고 있다.

병렬식 LVDS 인터페이스는 작은 신호 스윙을 제공하며 1.7Gbp/s만큼 높은 속도에서 동작할 수 있다. 데이터 스트림을 캡처하고 BER(bit error rate)을 유지하는 어려운 점은 실제 전송 속도를 1Gbps에 더욱 가깝게 하는 것이다. 병렬식 LVDS의 주요 단점은 데이터 컨버터 출력에서 모든 비트에 대해 2개 라인을 필요로 한다는 점이다.

시리얼 LVDS

병렬식 LVDS에 대한 대안은 LVDS 시리얼 클록-데이터 프레임(CDF: clock -data-frame) 인터페이스이다.

여기서 시리얼 LVDS 데이터 스트림은 개별적인 차동 프레임과 비트 클록을 따라 전송된다. 표준 구현은 1.2Gbps 미만의 데이터 속도로 제한된다.

그 이유는 프레임, 클록, 데이터를 조정할 수 있는 트랜스미터에서 DLL(delay lock loop)의 한계 때문이다.

14비트와 65Mbps 이상을 샘플하는 ADC의 경우, 데이터는 2개의 LVDS 페어로 분리되어야 하며(혹은 디멀티플렉스된다) 단일 데이터 라인 속도의 절반에서 클록 되어야 한다.

이 기법은 최소 8개의 선, 2개의 데이터 페어와 함께 프레임 및 클록 모두를 위한 LVDS 페어를 필요로 한다.

시리얼 LVDS는 ADC와 프로세서 간의 라우팅을 확실하게 단순화시켜 준다. 이와 함께 아날로그 입력으로 다시 커플될 수 있는 출력 스위칭 잡음을 감소시킨다. 이것은 초음파와 같은 다중 채널 애플리케이션에서 더욱 보편화되어 있다. 여기서 다중 ADC는 단일 패키지에 통합되어 있다.

이 칩의 소비 전력은 중요한 사안일 수 있으며 대용량 패키지는 열을 소비하기 위해 종종 요구된다.

단일 기판에서 다중 ADC는 다이의 주변에만 회로를 접지하는 공통적인 보드와이어를 통해 상호작용할 수 있으며, 회로에서 공핍 실리콘(depleted silicon)에 도파관 효과를 통해 상호작용할 수 있다.

DDR

병렬식 데이터를 전송하기 위해 필요한 수많은 와이어를 감소시키는 또 다른 방법은 DDR(double data rate) 전송이라고 알려져 있다. 여기서, 2비트의 데이터는 단일 와이어(DDR CMOS)나 LVDS 페어에서 전송되며 출력 클록의 모든 에지에서 클록된다. 이 같은 방법으로, 와이어 수의 절반이 SDR(single data rate) 전송대비 요구된다.

이러한 디지털 I/O 라인의 모든 것을 라우팅 하는 것은 가장 박식한 고속 설계자에게 조차도 문제가 될 수 있다. 이것은 상당한 보드 실제 면적을 요구하며, FPGA 핀을 소비하고, ADC 입력에서 아날로그 회로로부터 잡음 디지털 회로를 절연시키는 것을 어렵게 만든다. 16비트 고성능 애플리케이션이 경우, 설계자는 선택권이 없이, 지금까지 고속 병렬 인터페이스를 사용해야 한다.

새로운 시리얼 인터페이스 표준 등장

2006년 4월로 거슬러 올라가면, JEDEC 그룹은 시리얼 인터페이스 규격(JESD204)을 공식화했다. 이 규격은 단지 2선식에서 데이터 컨버터와 로직 디바이스 간의 고속 시리얼 연결을 실현시킨다. 규격의 전기적 레이어는 CML (Current Mode Logic) 페어에 대해 312.5Mbps~3.125Gbps의 코드 속도를 지원한다. 셀프-클록 시리얼 데이터 스트림은 8B/10B 코딩을 이용해 인코드되며, 1980년 초에 인텔이 개발했다. 이것은 신호에서 DC 불균형을 제거하기 위해 동작 불균형을 이용함으로써 전통적인 시리얼 전송에 대한 이점을 제공한다. 제한형 동작 길이(Limited Run length)는 연속형 1 또는0의 숫자 제한을 의미하는 것으로, 디코더가 데이터로부터 클록을 추출할 수 있게 한다.

인코드는 각 데이터 셋트에서 전송되는 1 및 0의 숫자를 추적한다. 인코더는 DC 불균형을 제거하기 위해 그 다음 수반되는 데이터를 인코드할 것이다. 예를 들어, 10비트 중 6비트가 일정한 데이터 프레임에 하나라면, 다음 프레임은 가능하다면 제로로써 10에서 6으로 코드될 것이다. 데이터 프레임에서 1과 0의 동일한 숫자가 존재하는 경우, 동작 불일치는 변경되지 않은 채로 남아있게 된다. DC 오프셋을 보유하지 않음으로써, 신호는 트랜스포머나 광학 리시버와 같은 고대역 요소를 통해 전송될 수 있다. 셀프-클록킹 특징은 데이터 스트림과 함께 동기식 클록을 보내야 하는 필요성을 없애준다. COMMA 심벌로 명명된 특정한 특징은 리시버를 정확한 한계 및 속도로 맞추기 위해 사용되며, 그 다음 리시버는 다음에 오는 데이터를 수집하기 위해 이러한 조건을 유지시킬 수 있다. 일단 싱크가 구축되면, 데이터 스트림에서 더욱 많은 COMMA를 도입해야 할 필요성이 없어질 수 있다. 그러나 싱크가 손실되지 않을 경우, 데이터의 동기화를 주기적으로 점검하는 것이 바람직할 수 있다. 리시버가 트랜스미터, ADC로부터 동기화 패턴을 요청할 경우, 일반적인 방법으로 동기화 이벤트와 연관된 데이터 손실이 발생할 것이다. 데이터 손실을 피하기 위해, JESD204 스펙은 FAM(Frame Alignment Monitoring) 모드를 요구한다. 이 모드는 데이터 손실 없이 혹은 트랜스미터에서 싱크 핀이 나타나지 않고도 동기화가 점검될 수 있다.

16비트 ADC에서 FPGA/ASIC을 인터페이스하기 위해 16 CMOS 또는 32 LVDS 디지털 라인을 요구하는 병렬식 인터페이스 ADC와 대조적으로, JEDEC은 시리얼 인터페이스가 단지 2가지만 요구할 것을 정의한다. 디지털 데이터 라인 숫자의 급격한 감소는 3가지의 핵심적인 장점을 제공한다:

비용 절감 - 고속 시리얼 인터페이스는 데이터 컨버터와 FPGA에서 전용 SerDes 포트 간의 2선식 통신을 가능하게 한다. 이것은 다른 용도로 FPGA 범용 I/O 핀의 제한을 없애주거나, 설계자들이 더욱 적은 I/O 핀으로 더 적은 FPGA를 구매할 수 있게 한다.
간단한 레이아웃 - 16개 혹은 32개의 디지털 I/O 라인을 라우팅하는 것은 쉬운 작업이 아니며 디지털 피드백을 피하기 위해 레이아웃에 주의 깊은 관심이 필요하다. 병렬식 인터페이스는 상당한 보드 실제 면적을 이용하며 디지털 회로에서 민감한 아날로그 회로를 분리시키는 것을 더욱 어렵게 한다.
절연 - 잡음에 민감한 애플리케이션에서, 이 시리얼 인터페이스는 디지털과 아날로그 회로 간의 절연 장벽에 걸쳐 전송할 수 있으며 디지털 피드백을 제거한다.

그림 1a.

보드 당 하나 이상의 고속 ADC를 사용하는 애플리케이션의 경우, 이 새로운 시리얼 인터페이스는 설계 문제를 매우 완화시켜 준다. 앞에서, 병렬식 LVDS 출력을 갖춘 4개의 16비트 ADC를 갖춘 시스템은 ADC와 FPGA 간의 128개의 디지털 출력 라인을 라우트 해야 하는 것으로 확인되었다. 쿼드 ADC를 이용해서라도, 전류 시리얼 LVDS 인터페이스는 16개의 LVDS 데이터 라인을 필요로 하며, 이와 함께 클록 오버헤드의 추가적인 4개 라인을 요구한다. 대조적으로, JEDEC 시리얼 인터페이스의 경우, 단지 8개의 고속 디지털 출력 라인은 4개의 ADC 및 FPGA 사이에서 라우트 될 것이다.

16비트 고속 ADC에 적합한 디지털 출력 컨피규레이션의 비교를 위해 그림 1을 살펴보자.

그림 1b.

리니어 테크놀로지는 이 같은 새로운 시리얼 인터페이스를 활용해 고성능 16비트 ADC 제품군의 최초의 제품으로 업계를 선도하고 있다. LTC2274는 16비트, 105Msps 시리얼 ADC이며, 2.1Gbps의 데이터 출력 속도(105Msps에서 인코드된 20비트)를 갖추고 있다. 16비트 데이터 워드는 2개의 8비트 옥텍(octet)으로 나뉘어 지며 이 때 각각은 바운드된 불일치로 10비트 코드 그룹으로써 전송된다. 이것은 20개의 CLKOUT(그림 2에서 보여지듯이)이 전체 데이터 전송을 위해 요구된다는 것을 의미한다.

그림 2. LTC2274 블록 다이어그램

JEDEC 시리얼 인터페이스는 자일링스의 Rocket IO, 알테라의 Stratix II GX I/O, 래티스의 ECP2M I/O를 포함해 수많은 FPGA 고속 인터페이스와 호환되며, LTC2274를 활용한 레퍼런스 설계는 각각의 FPGA 제조업체로부터 이미 이용할 수 있다.

ADC 성능

이러한 새로운 컨버터의 설계에서 가장 큰 문제점 가운데 하나는 높은 AC 스펙을 달성하면서 동일 다이에 고속 시리얼 인터페이스를 통합하는 것이다. LTC2274는 77.5dBFS의 우수한 신호대잡음비율(SNR) 성능과 베이스밴드에서 100dB의 SFDR(spurious free dyna-mic range)을 달성한다. 이러한 AC 스펙은 대규모 간섭자 혹은 블로커가 나타났을 때 낮은 레벨 신호가 분석할 수 있게 한다. 이것은 다중-채널 리시버 애플리케이션에서 특히 중요하다. 80fsRMS의 초저 내부 지터는 최고 500MHz의 입력 주파수 샘플링에서 구현할 수 있는 반면 우수한 잡음 성능을 유지하고, ADC가 안테나에 더욱 가깝게 샘플할 수 있게 한다. LTC2274는 3.3V 아날로그 전원에서 1.3W를 사용하며 공간 절약형 6mm x 6mm QFN 패키지에서 제공된다.

LTC2274 장점

LTC2274는 리시버 설계를 단순화하고 왜곡 성능을 향상시키는 수많은 다른 기능들을 제공한다. 더욱 독자적인 특징 중의 하나는 내부 투명 디더 회로(trans-parent dither circuit)이다. 이것은 낮은 레벨 입력 신호를 샘플링함으로써 야기되는 문제를 해결한다. ADC의 전체 범위 입력 이하에서 작은 신호들은 ADC 전송 곡선의 작은 영역만을 작용시킨다. 여기서, 출력 코드의 작은 숫자들이 반복된다. 전송 곡선에서 약간의 비-선형성은 출력 스펙트럼에서 고조파 왜곡을 야기시킬 것이다. 이것은 SFDR 성능을 저하시킨다(그림 3a참조).

그림 3a.

작은 양의 디더는 ADC 파이프라인에 추가함으로써, 광범위한 전송 곡선 범위는 활용되며 비-선형성 지역에서 동작하는 개연성은 감소된다(그림 3b). 디지털 출력이 전송되기 바로 전에, 디더 신호는 잡음에서 작은 트레이드오프를 위해 SFDR에서 대규모 향상의 결과를 가져다 주는 출력에서 공제된다. 이 기능은 높은 감도의 리시버를 위해 특히 중요하다. 디더를 이용해 SFDR 향상을 보여주는 성능 곡선은 LTC2274 데이터시트에서 제공된다.

그림 3b.

JESD204 규격은 전송을 위해 인코드되기 전에 데이터를 스크램블하는 선택형 데이터 스크램블러를 요구하기도 한다. 이것은 고속 시리얼 전송으로 발생할 수 있는 원치 않는 스펙트럼 부품을 피하게 해준다. 데이터를 스크래블함으로써, 인코드된 옥텍은 신호에 의존되지 않는 일정한 데이터로 발생할 수 있는 스펙트럼 산물을 제거할 데이터 독립형이다. 데이터는 1 x14 x15 다항식을 사용해 스크램블되며 모든 215-1 싸이클을 반복하는 의사난수(pseudorandom) 패턴을 제공한다. 다항식과 스크램블 회로의 속성은 셀프-동기식 디스크램블러로 이용될 수 있다는 점이다. FPGA는 8B/10B 디코더 다음에 데이터를 디스크램블하기 위해 디스크램블링 알고리즘을 가져야 한다. 이 스크램블링 기능은 일정한 상황에서 성능을 향상시킬 수 있는 옵션으로 LTC2274에서 설계된다.

시리얼 테스트 패턴은 시리얼 인터페이스의 테스트를 활용하고 BER(bit error rate)을 검증하기 위해 이용할 수 있다. 이 특징은 인터페이스를 디버그 하기 위해 매우 중요하며, JEDEC 규격이 요구하지 않는다.

결론

LTC2274와 새로운 시리얼 인터페이스는 FPGA 핀 수가 설계 비용을 결정짓는 비용에 민감한 애플리케이션을 위한 제품이다. 기지국 리시버와 디지털 프리-왜곡 트랜스미터와 같은 고성능 통신 장비는 FPGA에서 전용 SerDes 포트를 이용해 상당한 비용 절감을 달성할 수 있으며, 다중-캐리어 리시버 설계를 위해 우수한 SNR 및 SFDR 성능의 이점을 제공받는다. 스펙트럼 애널라이저는 디지털과 아날로그 회로를 절연시킬 수 있는 기능으로 전체 시스템 성능을 향상시킬 수 있다. ATE와 의료용 이미지와 같은 다중 채널 애플리케이션은 라우팅 및 추가적인 공간 절약을 쉽게 할 수 있도록 핀 감소 지원을 높이 평가할 것이다.