40nm 프로세스 노드는 Altera가 가장 높은 성능, 가장 높은 밀도, 가장 낮은 전력, 가장 경제성 뛰어난 FPGA 및 HardCopy ASIC을 공급함에 있어서 계속해서 주도적인 위치를 차지할 수 있도록 튼튼한 토대를 제공하므로 특히 중요한 의미를 갖는다.

40nm 프로세스 노드를 이용한 커스텀 로직 디바이스 [1]

자료제공│알테라

 2008년 2분기에 Altera의 Stratix IV 및 Hard-Copy IV 디바이스 제품군 출시는 세계 최초의 40nm FPGA와 업계에서 유일하게 40nm ASIC으로 위험성 없는 경로를 제공하는 것이다. Altera에게 이는 계속해서 가장 앞선 성능의 커스텀 로직 디바이스를 제공하기 위한 3년 간에 걸친 방대한 계획, 개발, 파운드리 파트너인 TSMC (Taiwan Semiconductor Manufacturing Company)과 협력 작업의 결과물이다. 표 1은 Altera의 세계 최초의 40nm FPGA의 개발 이력을 보여준다.

표 1. Altera의 40nm 디바이스 개발 이력

 40nm 프로세스 노드는 Altera가 가장 높은 성능, 가장 높은 밀도, 가장 낮은 전력, 가장 경제성 뛰어난 FPGA 및 HardCopy ASIC을 공급함에 있어서 계속해서 주도적인 위치를 차지할 수 있도록 튼튼한 토대를 제공하므로 특히 중요한 의미를 갖는다.

40nm 프로세스 기술의 의의

 40nm 프로세스는 65nm 노드 및 최근의 45nm 노드를 비롯한 이전 노드들에 비해서 명확한 이점들을 제공한다. 가장 매력적인 한 가지 이점은 집적도가 더 높다는 것으로서, 반도체 회사들이 더 적은 물리 공간으로 더 많은 기능을 집어넣을 수 있다. IEDM(Inter-national Electron Devices Meeting) 행사에서 이러한 밀도 향상의 실제적인 결과에 대해서 논의되었으며, 이 행사에서 주요 반도체 회사들이 자사 프로세스 기술의 결과에 대해 발표했다. 벤치마크 측정은 SRAM 셀 크기이며, 표 2는 과거 IEDM 회의에서 보고된 최근 프로세스 노드들의 SRAM 셀 크기를 보여준다(45nm 프로세스에 대해 셀 크기가 큰 순서로 표시). 이 표에서 보듯이 프로세스 향상에 의해서 반도체 회사들이 더 적은 면적으로 훨씬 더 높은 성능을 제공할 수 있다.

표 2. 65nm 및 45nm 프로세스 노드에 대해 보고된 가장 소형의 SRAM 셀 크기(1)

 40nm 프로세스는 또한 명확한 성능 상의 이점을 제공한다. 40nm의 최소 트랜지스터 게이트 길이는 65nm의 게이트 길이보다 38.5%까지 짧으며, 45nm 프로세스의 게이트 길이보다 11% 짧다. 그에 따라 저항이 낮아지므로 40nm에서는 구동 강도가 높아지고, 그럼으로써 더 높은 성능의 트랜지스터를 가능하게 한다.

 Altera는 스트레인드 실리콘 기법을 이용해서 추가적인 성능 향상을 달성한다. 예를 들어서 Altera의 디바이스는 커패시턴스 층에서 NMOS 트랜지스터의 인장 응력과 소스 및 드레인의 임베디드 실리콘 게르마늄에서 PMOS 트랜지스터의 압축 응력을 이용한다(그림 1참조). 이러한 스트레인드 실리콘 기법은 전자 및 홀 이동성을 최고 30%까지 향상시키며 결과적인 트랜지스터 성능이 최고 40% 더 높다.

그림 1. 더 높은 성능의 트랜지스터를 가능하게 하는 40nm의 스트레인드 실리콘 기법

 밀도와 성능이 향상되는 것은 귀중한 이점이기는 하나 오늘날 시스템 개발자들에게 가장 시급한 설계 상의 고려사항은 전력 소비이다. 40nm 노드는 이 측면에서 또한 이점을 제공한다. 축소된 프로세스 기술은 동적 전력 소비를 증가시키는 기생 커패시턴스를 감소시키기 때문이다. 특히 TSMC의 40nm 프로세스 기술은 45nm 프로세스 기술에 비해서 동적 전력을 최고 15% 감소시킨다.

 불행히도 프로세스 기술의 축소는 또한 대기 전력을 낮추기 위한 어떠한 조치들을 취하지 않는다면 이를 허용 불가능한 수준으로 높일 수 있다. 이러한 문제 및 그 밖의 갈수록 증가하는 전력 소비 문제를 해결하기 위해서 Altera는 40nm 디바이스에서 동적 및 대기 전력 모두를 감소시키기 위한 공격적인 조치들을 취하고 있다.

프로세스와 디바이스 아키텍처 결합

 40nm 노드로 이전함으로써 밀도와 성능을 향상시키는 무어의 법칙의 예상된 이점들을 제공한다. 이러한 프로세스 이점을 활용하고 여기에 디바이스 아키텍처 혁신을 결합함으로써 Altera는 계속해서 업계에서 가장 대형의 가장 높은 성능의 맞춤화 로직 디바이스를 제공할 수 있게 되었다. Altera의 Stratix IV FPGA와 HardCopy IV ASIC은 각각 650K 이상의 로직 엘리먼트(LE)와 13M ASIC 게이트를 제공한다. 성능 측면에서 Altera의 40nm 디바이스 제품군은 600MHz 이상의 로직 성능과 최고 8.5Gbps의 트랜시버 성능을 제공하면서 또한 신호 무결성을 저하시키지 않으면서 최고 1.6Gbps의 업계에서 앞선 LVDS I/O 성능과 최고 1066Mbps의 single-ended I/O 성능을 유지한다.

 가장 높은 밀도 및 성능 이외에도 Altera는 또한 가장 낮은 전력 소비를 제공하기 위해 애쓰고 있다. 오늘날 폼팩터의 소형화, 휴대성, 전력 효율을 추구하는 경향에 의해서 낮은 전력 소비가 요구된다. 시스템 제품의 크기가 현저히 얇아지고 소형화됨에 따라서 에어플로우, 히트 싱크 크기, 기타 열 관리 솔루션들을 제한한다. 뿐만 아니라 작동 비용의 에너지 요인이 많은 애플리케이션에서 중요한 고려사항이 됨으로써 낮은 전력 소비가 경쟁 우위를 위한 중요한 요인이며 많은 경우에 필수적으로 요구되고 있다. 설계 목표가 이와 같이 변화함으로써 전력 소비가 시스템 부품의 일차적인 선택 기준이 되고 있다.

 FPGA 업체들은 자사의 디바이스가 갈수록 더 많은 양의 보드 기능을 차지하고 많은 경우에 시스템의 핵심을 구현하도록 확장되면서 그 중요성이 높아짐에 따라서 전력 소비 관리에 있어 갈수록 더 많은 과제에 직면하고 있다. 더 높은 성능 요구와 그에 따른 더 높은 전력 소비를 절충하는 것이 매우 중요한 작업이 되었다.

 미세 마이크론 기술에 이르러서는 반도체 전력 소비가 중요한 문제이다. 더 첨단의 프로세스로 갈수록 정지 전력이 대폭적으로 증가하기 때문이다. 물리적인 거리가 짧아질수록 전류 누설이 더 쉽게 발생한다. 드레인-소스 누설 및 게이트 누설은 각기 채널 길이와 게이트 산화막 두께에 반비례하며, 그림 2에서 보듯이 이들 길이 및 두께가 감소함에 따라서 크게 증가할 수 있다.

그림 2. 트랜지스터의 누설 전류 소스

 소스-드레인 누설은 임계이하 누설이라고도 하는 주요한 누설 형태이다. 이 때는 트랜지스터 게이트가 오프이더라도 소스에서 트랜지스터 드레인으로 전류가 흐른다. 트랜지스터가 축소될수록 전류가 흐르는 것을 막기가 더 어려워지므로 더 소형의 40nm 트랜지스터는 모든 다른 파라미터들이 동일하다고 했을 때 그보다 대형의 프로세스를 이용한 트랜지스터보다 훨씬 더 높은 크기의 소스-드레인 누설을 나타낸다.

 트랜지스터의 임계 전압(Vt) 또한 소스-드레인 누설의 양에 영향을 미친다. 트랜지스터의 Vt는 소스와 드레인 사이에서 채널이 전류를 전도하는 전압이다. 축소된 고속 트랜지스터는 게이트 제어를 통해서 트랜지스터를 턴온 및 턴오프할 수 있는 속도를 유지하기 위해서 더 낮은 Vt를 필요로 하는데, 이로써 누설을 증가시킨다. 트랜지스터 채널을 완벽하게 턴오프할 수 없기 때문이다. 또 다른 문제는 게이트 산화막 두께로서 이것이 도핑과 더불어서 Vt에 영향을 미친다. 게이트 산화막이 얇을수록 트랜지스터가 더 고속으로 온 및 오프로 스위칭할 수 있으나 그러면 또한 게이트에서 산화막을 통해 기판으로 더 높은 누설을 발생시킨다. 그림 3에서 보듯이 프로세스 기술이 축소될수록 더 소형의 게이트 길이를 가능하게 하므로 이들 소스의 누설 전류가 증가한다.

그림 3. 프로세스 기술이 축소됨에 따라서 정지 전력 소비 대폭 증가

 Altera는 표 3에서 보듯이 누설 전류를 낮추기 위해서 주로 5개 기법을 이용한다. 이들 모든 기법이 성능에 영향을 미치고 트랜지스터의 속도를 이의 최대보다 낮게 한다. 하지만 Altera는 트랜지스터 레벨에서 낮은 전력에 대해서 성능을 절충하도록 선택함으로써 전체적인 디바이스 성능을 유지한다. Altera IC 디자이너들이 목표 디바이스 아키텍처 전반에 걸쳐 회로 경로들을 분석해서 어디에서 고성능 트랜지스터가 가장 적합하고 어디에서 저성능 트랜지스터를 이용해서 누설을 낮출 수 있을지 판단한다. 이러한 방법으로 40nm 프로세스가 Altera IC 디자이너들에게 넓은 범위의 제어로 가장 높은 성능 목표와 가장 공격적인 전력 소비 목표를 달성할 수 있는 플랫폼을 제공한다.

표 3. 누설 전류를 낮추기 위해 Altera가 채택한 기법들

 5개 기법 이외에도 Altera는 고유의 프로그래머블 전력(Programmable Power) 기술을 이용해서 정적 전력을 낮춘다. Stratix IV 디바이스의 실리콘으로 이 고유의 기술을 구축함으로써 Quartus II 개발 소프트웨어가 디자인의 요구에 따라서 성능과 전력을 절충하도록 트랜지스터 Vt를 조정할 수 있다.

<비고>

(1) 출처: Real World Technologies, “Process Technology Advancement at IEDM 2007”
(2) 65nm 또는 45nm SRAM 셀 크기를 보고한 회사/기관만 보여주고 있다.
(3) nr = not reported.