고속 신호를 높은 분해능으로 디지털화하기 위해서는 아날로그-디지털 컨버터(ADC)의 샘플링 성능을 저하시키지 않는 클럭을 신중히 선택해야 한다. 이 글을 통해 우리는 독자에게 클럭 지터와 클럭 지터가 고속 ADC의 성능에 미치는 영향에 대한 보다 나은 이해를 제공하고자 한다. 여기에서는 예제 소자로 Linear Technology의 최신 고성능 ADC 16비트, 160Msps LTC2209를 살펴 볼 것이다.

클럭 지터가 고속 ADC에 미치는 영향

글│Derek Redmayne & Alison Steer, Linear Technology

 Linear Technology의 최신 고성능 ADC 16비트, 160Msps LTC2209는 베이스밴드의 거의 전 영역에서 77.4dB의 신호 대 잡음 비(SNR), 100dB SFDR을 제공한다. 현재 출시되어 있는 대부분의 고속 ADC와 마찬가지로 LTC2209는 S&H(sample-and-hold) 회로를 사용하여 기본적으로 적시에 순간적인 ADC 입력에 대한 스냅샷을 기록한다.

 S&H 스위치가 닫히면 ADC의 입력에 있는 네트워크가 샘플 커패시터에 연결된다. 하프 클럭 사이클 후 스위치가 열리면 즉시 커패시터의 전압이 기록되고 유지된다. 스위치가 열리는 시간이 일정하지 않고 변하는 현상을 불특정 파형 또는 지터라고 부르며 지터의 크기와 입력 신호 슬루율에 비례하는 오차 전압을 발생시킨다. 달리 말하면 입력 주파수와 진폭이 클수록 클럭 소스의 지터에 더욱 민감해진다. 그림 1은 이러한 지터에 비례하는 슬루율의 관계를 보여준다.

그림 1. 슬루율은 클럭 지터의 영향을 악화시킨다.

 클럭을 ‘낮은 지터’라고 설명하는 것은 거의 의미가 없다. 낮은 지터는 서로 다른 관련 그룹에게 서로 다른 의미를 갖기 때문이다. 프로그래머블 로직 벤더에게는 30psec 또는 50psec까지도 낮은 지터로 간주된다. 고성능 ADC는 입력 주파수에 따라 1psec 미만의 클럭을 필요로 한다.

 더 정확히 말하면 스펙트럼 상단 끝에서 풀 스케일 신호를 예상할 수 없는 한 샘플링된 신호에 대한 스펙트럼 전력 분배가 결정적인 요소이며, 이는 최고 주파수 성분을 단순화하는 것과 반대되는 개념이다. 간단한 예로 DC에서 1MHz까지 출력의 균일한 대역은 1MHz에서 등가 출력을 갖는 단일 톤 또는 협대역보다 민감도가 6dB 낮다.

 ADC 자체의 내부 애퍼처 지터 외에 발진기에서부터 주파수 분배기, 클럭 버퍼 및 커플링 효과로 인한 잡음에 이르기까지 모든 경우에서 지터의 원인은 다양하다.

 LTC2209의 내부 애퍼처 지터는 70펨토 초이다. Linear Technology의 고속 16비트 제품군에 속하는 LTC2209 및 기타 다른 제품들에서 구현되는 성능 수준에서 0.5psec는 많은 발진기 벤더 제품 중 최고 성능으로 일부 샘플링 시나리오에서 SNR에 인식 가능한 절충을 가능하게 한다. 필요한 지터 성능을 결정하는 것은 ADC가 아닌 샘플링 시나리오이다. 140MHz 입력 주파수에서 77dB SNR을 갖는 모든 ADC는 전체 데이터 시트의 SNR을 달성하려면 동일한 지터 성능을 필요로 할 것이다. 지터 성능과 관련하여 결정적인 요소는 클럭 주파수가 아닌 입력 주파수이다.

 LTC2209에서 10psec 지터를 갖는 클럭은 1MHz 입력 주파수에서 약 0.7dB SNR의 손실만 발생시킨다. 140MHz에서 SNR은 41.1dB까지 저하된다. 그림 2는 클럭 지터가 LTC2209의 SNR에 미치는 영향은 샘플링된 입력 주파수를 비롯하여 완벽한 클럭에서부터 100ps 지터까지 증가하는 클럭 지터의 일련의 곡선에 의해 결정된다는 것을 보여준다. 100ps에서 ADC SNR은 저하되기 시작하는데 이때 입력 주파수는 단 200kHz에 불과하다.

그림 2. 입력 주파수의 변화에 따른 SNR의 지터 성능 저하

 클럭 지터로 인한 SNR에 대한 이론적 제한은 다음과 같이 방정식(1)로 나타낼 수 있다.

SNR(dBFS)  = -20log(2πfinσ)       (1)                             

 여기서 fin은 입력 주파수이고 σ는 RMS 초로 표시한 지터이다.

 지터 관련 잡음 출력은 입력 전력(dBFS)에 비례한다. 입력 레벨이 상승하거나 감소하면 그에 따라 지터와 관련된 잡음 성분이 변화한다. 예를 들어 만약 70MHz IF에서 -1dBFS 입력 신호를 갖는다면, 1ps 지터 클럭으로 샘플링한다고 할 때 68dBFS의 SNR을 예상할 수 있다. -5dBFS에서 지터와 관련된 잡음 성분은 4dB 드롭하여 72dBFS SNR이 된다.

 전체 SNR 저하를 계산하기 위해 ADC의 지정된 SNR에 지터 잡음 전력을 추가한다(방정식 2).

SNR degradation(dBFS) = 10 log(10(-SNRadc/10) 10(-SNRjitter/10))    (2)

클럭 발진기 지터 규격

 클럭 발진기는 보통 위상 잡음의 스펙트럼 밀도에 대해 지정되며 dBc/Hz로 표시된다. 발진기 출력은 관련된 진폭 잡음을 갖는 진폭 항과 관련된 위상 잡음을 갖는 주파수 항으로 나누어진다(방정식 3). 스펙트럼 밀도 측정은 잡음의 AM 성분ε(t)이 위상 잡음 성분φ(t)과 비교할 때 무시할 수 있는 수준이라고 가정한다. 이것은 모든 우수한 주파수 소스에 대해 합리적인 가정이다.

V(t) = [Vo ε(t)]sin[2πf0t φ(t)]       (3)

 L(f)로 표시하는 스펙트럼 밀도는 반송파 전력에 대한 오프셋 주파수(푸리에 주파수라고도 부름)에서 1Hz 대역폭에서 단일 사이드밴드 위상 잡음 출력의 비로 나타낸다(방정식 4).

 지터는 주파수에서 2개의 제한 사이에 있는 주파수와 관련하여 스펙트럼 위상 밀도에 대한 적분으로, 시간으로 표시된다(방정식 5). 결과는 주파수에 독립적이다. 

 지터를 지정하는 대부분의 발진기는 12kHz~20MHz 사이에서 정격 지정된다. 이것은 광 통신과 관련된 역사적 이유로 만들어진 것이기 때문에 대부분의 다른 실제적 경우에는 적용할 수 없다. 실제로 성능은 이러한 제한을 벗어날 수 있으므로 신중한 검사 없이 사용하지 않도록 유의해야 한다. 인접한 위상 잡음이 지배적인 많은 발진기에서 하한 제한은 지정된 숫자에 가장 큰 영향을 미친다. 이 식은 ADC의 SNR 저하를 계산하는 데 유용한 단일 수를 생성하므로 편리하지만 스펙트럼 밀도처럼 유용하지는 않다.

 예를 들어 다른 스펙트럼 성분을 갖는 2개의 발진기는 동일한 전체 제한에서 동일한 지터를 가질 수 있지만 동일한 SNR을 생성하는 것은 아니다. 광대역 잡음이 상승한다고 지터 규격이 나빠지는 것은 아니지만 SNR은 저하될 수 있다. 인접한 위성 잡음은 기초 신호가 FET의 인접한 주파수 빈(bin)으로 확산되게 하여 동적 범위를 감소시키지만, 광대역 위상 잡음은 전체 나이퀴스트 영역에 걸쳐 잡음 플로어를 균일하게 상승시키므로 ADC의 전체적인 SNR 성능을 감소시킨다. 클럭에 스퍼가 포함되지 않는 한 지터는 SFDR에 영향을 미치지 않는다. 전체 제한에서 주파수 하한 제한은 샘플링된 데이터에 대해 조작되는 모든 주파수 분해능에 해당되므로, 가령 FFT의 크기가 증가한다.

 그림 3은 유사한 진폭을 갖지만 다른 주파수를 갖는 2개 신호에 대한 위상 변조와 관련된 대역 제한 클럭 지터의 영향을 보여준다. 이것은 높은 입력 주파수가 존재할 때 클럭의 랜덤 위상 잡음과 위상 변조를 과장되게 표현한 것이다. ADC의 클럭 입력은 디지털 제어 신호가 아닌 ADC의 로컬 발진기 포트로 간주되어야 한다. 클럭에 존재하는 모든 것은 GHz 주파수에 이르는 광대역 잡음을 포함하여 입력 신호와 섞이지 않는다.

그림 3.

ADC가 아닌 애플리케이션에 따라 결정

 도플러 초음파, 레이더 및 RFID의 정적 반사와 같이 강한 톤과 가까이에서 약한 신호를 수신하는 애플리케이션은 인접한 위상 잡음에 민감하다. 이와 반대로 CCD 출력을 디지털화하는 경우 지터는 샘플링이 발생하는 시간적인 시점의 낮은 슬루율로 인해 보통 중요하게 간주되지 않는다. 비디오 애플리케이션도 매우 민감한 경우가 아니며, 일례로 HDTV에서 샘플 윈도우는 약 6400psec(픽셀 당 시간)이다.

 일반적으로 높은 심볼율(symbol rate)의 통신 애플리케이션은 인접한 위상 잡음에 민감하지 않으며 광대역 위상 잡음의 영향에도 그다지 민감하지 않을 수 있다. 상대적으로 균등한 출력 분배를 갖는 높은 크레스트 팩터 파형(WCDMA OFDM)은 낮은 RMS 출력 레벨을 가지며 헤드룸도 필요하므로 전체 진폭의 단일 톤만큼 잡음 플로어를 크게 상승시키지 않는다. 그러나 변조 유형의 차수가 높을수록 QAM 및 M-nary 위상 변조는 잡음에 더 민감하며 CDMA 시스템에 사용되는 QPSK에서와 같이 동일한 심볼율에 대해 더 좁은 반송파 복구 루프 대역폭을 갖는다.

 강한 간섭요인(단일 톤)이 가까이에 존재하거나 관심있는 신호보다 훨씬 강할 수 있는 디지털 라디오는 보통 인접한 위상 잡음에 대해 까다로우며 광대역 위상 잡음에도 민감할 수 있다. 모든 광대역 신호 소스는 높은 크레스트 팩터를 갖는 경향이 있고 간섭요인에 대한 헤드룸을 필요로 하므로, ADC에서의 공칭 전력은 낮을 수 있다. 따라서 클럭 소스를 결정할 때에는 관심있는 대역의 특성을 고려해야 한다.

고속 ADC 구동 발진기의 선택

 대부분의 발진기는 인접한 위상 잡음을 갖고 있어 강한 기초 신호 가까이에서 동적 범위를 제한한다. 인접한 위상 잡음이 중요한 경우에는 강한 톤에 가까이 있을 때의 동적 범위 요구사항을 기반으로 PLL(Phase Locked Loop)을 사용하여 발진기 소스의 인접한 잡음을 감소시키거나 발진기를 정확한 기준 주파수에 동기시킬 필요가 있다. PLL을 지터 클리너로 사용하는 것은 기본적으로 매우 좁은 대역의 트래킹 필터를 제공하는 것이다. 발진기의 선택은 또한 루프 대역폭을 결정하게 되며, 원하는 루프 BW가 발진기를 결정한다. VCXO(voltage controlled crystal oscillator)는 안정적인 기준 주파수를 트래킹하려면 좁은 루프 대역폭만 사용해야 한다. VCO는 넓은 튜닝 범위를 제공할 수 있지만 인접한 위상 잡음을 허용되는 레벨까지 낮추기 위해 더 넓은 루프 BW가 필요하다.

 매우 제한된 튜닝 범위만 필요로 한다면 기준 발진기에 동기시키고 VCXO를 사용하는 것이 가장 좋은 선택일 것이다. 만약 VCO에 대한 옥타브 튜닝 범위가 필요하고 낮은 인접 위상 잡음이 필요하다면 특히 PLL에서 높은 분배 비와 낮은 기준 비교 주파수를 필요로 하는 경우에는 문제가 생길 수 있다.

 그림 4는 일반적인 VCO 위상 동기 그래프와 비교하여 실제 VCXO를 보여준다. PLL에 대한 최적의 루프 대역폭은 중심 주파수를 곱한 기준 발진기의 잡음 밀도와 VCXO 또는 VCO의 위상 잡음 그래프가 교차하는 부분이라고 볼 수 있다. 이 예에서 VCXO에 대해서는 2kHz가, VCO에 대해서는 300kHz가 제안되었다. 300kHz 코너 주파수는 최소 3MHz의 비교 주파수가 필요하므로 5MHz가 제안되었다.

그림 4. VCXO와 가설적 VCO 위상 잡음 성능의 비교

 VCXO는 20kHz 정도의 낮은 비교 주파수와 함께 사용할 수 있다. VCO와 함께 낮은 기준 주파수(높은 분배 비)를 사용하면 위상 잡음에 VCO의 위상 잡음을 곱한 교차 부분은 낮은 주파수에 위치할 수 있어 지터를 크게 증가시킨다. 낮은 곱셈 비와 함께 과도하게 낮은 루프 BW를 사용하면 VCO의 위상 잡음이 루프 BW 내에 남을 수 있다.

 사용자의 애플리케이션이 인접한 위상 잡음에 민감하지 않고 기준 주파수에 동기시킬 필요가 없는 경우에는 XO를 사용할 수 있다.

클럭 소스와 클럭 구조

 우수한 클럭의 경우에도 내부 크로스토크가 많이 존재하는 FPGA를 통해 클럭을 라우팅하면 성능이 저하될 수 있다. FPGA는 접지 핀을 희생하여 종종 I/O를 최대화하는 경우가 있으며, 그 결과 접지 바운스가 발생된다. FPGA가 다른 속도로 출력을 구동한다면 출력은 FPGA를 통해 라우팅되는 모든 클럭에서 나타나고 결국 해당 클럭을 사용하는 모든 ADC의 출력에서 나타날 것이다. FPGA를 VCO 주파수 분배를 위해 사용하는 경우 깨끗한 VCO 신호에 의해 클러킹되는 낮은 잡음의 플립 플롭을 리타이밍 단으로 사용하여 지터를 제거할 수 있다. FPGA는 외부 VCXO를 위한 좁은 대역의 PLL을 구현하기 위해 사용할 수 있으며, 외부 루프 필터 및 FPGA로부터 반사된 접지 바운스로부터 보호되는 루프 필터 드라이버를 함께 제공할 수 있다. 오디오 대역을 오버샘플링하지 않는 한 DLL을 사용하여 ADC용 클럭을 생성하지 않도록 한다.

 또한 우수한 클럭을 디지털 신호 사이에서 라우팅하는 경우에도 성능이 저하될 수 있다. ADC로부터 모든 거리에서 발생하는 모든 클럭은 구리 도관 또는 비아를 통해 라우팅되어야 한다.

 그림 5는 클럭의 적합한 라우팅과 바람직하지 못한 라우팅의 예를 보여준다. 적합하지 못한 예는 클럭이 디지털 신호와 공유되는 공동 내에 있는 경우이다.

그림 5. 클럭 라우팅을 위한 좋은 레이아웃과 나쁜 레이아웃의 예

결론

 지터가 ADC 성능에 미치는 영향은 샘플 속도가 아닌 입력 주파수(슬루율)에 의해 결정된다. 클럭 소스의 선택은 애플리케이션에 의해 결정된다. 클럭 소스 벤더에 너무 의존하지 않도록 한다. 너무 늦기 전에 ADC 평가 보드를 사용하여 클럭 소스를 직접 테스트한다.