래티스 FPGA를 이용한 로우-레이턴시(Low Latency) CPRI 구현방안 - Technology

현재 무선 통신 장비 공급사들은 보다 작은 실장면적, 적은 전원소모, 그리고 저렴한 가격으로 설치 운용되어야 하는 기지국 아키텍쳐를 설계해야 하는 압박에 시달리고 있다. 이러한 압박은 모바일 와이맥스(WiMax)와 LTE네트웍같은 최신의 서비스를 제공하면서 커버 영역과 처리율 및 확장성을 향상시켜야 하는 필요에 의해 비롯된다. 이것을 달성하기 위한 핵심 전략은 여러개의 RF트랜시버(RF transceiver)와 파워 앰프(power amplifier)를 기지국(base station)과 분리한 다음, 해당되는 안테나와 인접 설치함으로써 이들 안테나들이 소형의 기지국 형태처럼 조종을 받아 직접 구동되게 만드는 것이다.

래티스 FPGA를 이용한 로우-레이턴시(Low Latency) CPRI 구현방안

글│샤킬 피어라, 론 워너, 래티스반도체

이 전략의 구현 방법중 하나는 CPRI(Common Public Radio Interface)를 이용하여 디지털 베이스밴드 데이터를 광선로(optical fiber)를 통하여 RRH(Remote Radio Head)로 전송하는 것이다. CPRI스펙에 따르면 기지국은 REC(Radio Equipment Contr-oller)로 동작하고, RRH는 RE(Radio Equipment)로 동작하게 된다.

그림1. 전형적인 RRH(Remote Radio Head) 토폴로지의 한 예시

이 시나리오에 따르면 RE는 반드시 동기화가 되어있어야 하며 일정 시간내에 데이터를 전송하여야 한다. 부품 및 시스템 레벨에서 풀어야 할 핵심과제는 어떻게 하면 여러 안테나들 사이에서 전송 시간의 변동폭을 줄이는가 하는 것이다. 본고에서는 임베디드 SERDES 트렌시버를 내장한 래티스의 저렴한 FPGA와 IP(Intel-lectual Property)코어를 활용하여 로우-레이턴시 디자인의 고려사항을 살펴보는 데 중점을 두려 한다.

RRH 배치 관계

RF트랜시버와 파워 앰프(Power Amplifier)를 기지국(Basestation)에서 분리하는 장점은 익히 많이 언급되어 왔다. 그런데 특히 주목해야 할 RRH기반의 장점은 적은 전력소모, 유연한 배치성, 적은 실장 면적과 시설투자비용(CAPEX)및 유지비용(OPEX) 감소 등이 되겠다.

RRH가 메인 기지국 모듈로부터 독립됨에 따라서 RRH와 기지국(BTS)사이에 발생하는 모든 지연을 조정해야 하는 필요가 생긴다. 이유는 최대 허용 시간안에 데이터를 정렬(align)하여 전송시간 스펙을 준수해야 하기 때문이다. 복수 전송의 개념에서 특정 데이터가 다른 여러개의 RE들로 뿌려지게 되면 이들 여러 RE사이의 Tx 얼라인먼트 에러(Tx alignment error)의 인지가 필요하며 정상적인 동작을 위해서는 이들이 제어 되어야 한다.

일반적으로 FPGA기반의 CPRI링크에서는 왕복 지연(round-trip delay)이 발생하며, 자세하게는 시리얼라이저(Serializer), PCS(Physical Coding Sublayer)블록, 브리지 FIFO와 FPGA 패브릭을 포함하는 송신 경로와 다시 들어오는 수신 경로(송신과 유사한 구성으로 이루어져 있으며 방향만 반대)를 통과하면서 발생하게 된다. 다음 섹션의 그림 2에 예제가 나와있다. 추가적으로 이들 지연에는 전송 미디어(통상적으로 광선로)에서 발생하는 지연도 더해야 한다.

그림 2. 전형적인 CPRI 수신부 구현

신호의 세기를 극대화하고 추적능력을 향상시키기 위하여 여러개의 시스템 요소들의 지리적 위치를 결정하는 시스템 캘리브레이션(calibration)을 위한 지연 정보를 시스템 운용자가 이용함에 따라서, 여러가지 전원-온(power on) 시나리오와 상태에 따른 전압 및 온도 환경에서 동작하는 총 왕복구간을 최소화하고 이 구간에서 발생하는 지연 변동을 확실하게 할 필요가 있다.

캐스케이드(cascade)로 연결된 복수개의 RRH에서는 위의 필요사항이 보다 더 확대 되어진다. 왜냐하면 RRH간의 홉(hop)들이 더해지며, 이는 지연 변동 스펙상에 보다 더 타이트한 톨러런스(tolerance)를 야기하기 때문이다.

CPRI 스펙에서는 이점을 강조하고 있으며 3.5.3절(R-19와 R-20)에서 CPRI 트렌시버를 통한 편도 및 왕복구간 지연에 대한 링크 타이밍 정밀도에 대해서 상세히 설명하고 있다. 3GPP 및 WiMAX 공히, 스펙에 따른 지연 정밀도는 1구간(hop)당 ±16.276ns(왕복, 전송매체는 제외하고)이며, 추가되는 구간(hop)은 기하학적으로 감소한다(예를 들어 2hop인 경우는 ±16.276 나누기 2하여 ±8.138ns이 된다.).

로우 레이턴시 변동을 위한 FPGA구현 방법

그림 2에서는 전형적인 SERDES/ PCS 구현의 핵심 구성 블록을 보여 주고 있으며 지연 변동(delay variation)에 영향을 주는 부분은 강조 처리하여 나타내었다.

지연 변동은 아날로그 SERDES와 디지털 PCS로직 그리고 소프트IP와 같은 여러가지 요소들로부터 유발될 수 있다. 아날로그 SERDES는 비교적 타이트한 타이밍을 가지고 있으며, 주로 프로세스와 전압, 온도의 변화에 의해서 피코(pico)초 단위의 변동을 발생한다. 따라서 지연변동에 큰 영향을 끼치지는 않는다.

그러나, 워드 얼라이너(word aligner)와 브리지 FIFO는 큰 지연변동을 일으키는 주요 요인이다. 해결 방안을 제시하기 이전에, 왜 워드 얼라이너와 브리지 FIFO가 결과값에 큰 영향을 주는 지 이해하는 것이 중요하다. 그림 3에 나타난 것처럼, 워드 얼라이너 기능은 최대 9비트 기간의 지연 변동을 야기할 수 있으며, 이는 10비트 워드내에 워드 얼라이언먼트(alignment) 포인터의 위치에 따라 정해진다.

그림 3. 워드 얼라이언먼트에 따른 지연 변동

만일 10비트의 샘플링 윈도우가 얼라이언먼트 캐릭터(alignment charac-ter)를 정확하게 캡처하면, 그림의 item A처럼 전혀 지연이 발생하지 않는다. 그러나 만일 윈도우가 캐릭터에 얼라인이 안될 경우는, 그림의 item B의 경우처럼 최대 9비트 기간까지 지연이 발생할 수 있다. 2.488Gbps(400ps 사이클)로 CPRI링크가 동작할 경우, 최악의 경우 ±1.8ns의 지연변동이 생긴다는 의미이다.

SERDES기반의 FPGA와 같은 하이브리드 아키텍쳐에서도 고속 PCS클럭에서 PCS클럭 도메인으로의 클럭 도메인 변환을 지원하기 위하여, 그림 4와 같은 브리지FIFO가 필요하다. FIFO는 최대 2 패러랠 클럭 사이클의 지연변동을 가져올 수 있다. 2.488Gbps의 라인 속도에서 PCS패러랠 클럭은 라인속도의 10배, 즉 주기 4ns로 동작한다. 따라서 최악의 경우 ±8ns까지 벗어나며 FIFO의 양방향(전송 및 수신단)에 해당되므로 지연 변동의 총합은 ±16ns까지 나온다.

그림 4. 브리지 FIFO에서의 지연변동

더 안 좋은 상황은 설계자가 이 지연변동을 눈으로 볼 수 없다는 점이다. 따라서 이러한 변동은 시스템 레벨에서는 보상하기 힘들며 송신 다이버시티(Transmit diversity)나 GPS등의 서비스를 지원하는데 있어서 문제가 된다.

표 1은 통상적인 FPGA기반의 임베디드 SERDES/ PCS에서의 레이턴시 변동을 야기하는 요소들을 보여주고 있으며, CPRI스펙(섹션3.5)에서 정해놓은 값과 비교해 놓았다. 수치를 줄이는 측면에서 볼 때, 워드 얼라이언먼트와 브리지FIFO가 가장 큰 지연변동을 일으키는 것이 확실하며, 이들이 유발하는 왕복 지연 톨러런스의 총합계는 스펙의 범위를 훨씬 뛰어넘는다는 것을 알 수 있다.

표 1 . 초기 설계에서 지연변동을 유발하는 요소들

다행히도, 문제가 이와 같이 구체적으로 판별됨에 따라서, 기존 설계에 약간의 수정을 가하면 해결할 수 있다. 설계자는 임베디드 디지털 PCS 기능블록을 건너뛰고 이 블록을 FPGA 패브릭에 따로 설계해 놓을 수 있다. 이제는 로직이 동일 FPGA클럭 도메인에서 동작하므로, 이 구현은 브리지 FIFO의 필요성을 제거한다. 그리고 지연변동을 크게 유발하는 워드 얼라이언먼트 회로에서 발생하는 지연에 설계자가 접근할 수 있도록 해 준다. 이 기능은 워드얼라이너에서 발생하는 지연의 측정을 레지스터 접근으로 가능케 할 수 있다.

즉 해당 레지스터 값을 읽음으로써, 시스템 레벨에서 지연변동을 보상하는 오프셋을 제어하는 것이다. 이 오프셋은 라디오 헤드간에 전송이 이전에 언급한 전송 다이버시티(transmit diversity)와 GPS의 지원을 포괄하게 해 준다. 그림 5는 구현된 로우-레이턴시 디자인을 보여주며 주요 지연 유발 요소는 FPGA로직 내부로 구현해 놓았다.

그림 5. 로우 레이턴시 구현

이렇게 권고되어진 수정 구현을 사용하지 않았다면 큰 지연변동을 유발하는 요소들이 미해결된 상태로 남아있었을 것이다. 브리지 FIFO가 제거되고 워드얼라이너에 대한 레지스터 엑세스가 가능함에 따라 설계자는 시스템 레벨에서 오프셋을 계산하고 활용하여 특정 타이밍 윈도우내에서 다른 라디오 헤드간의 전송을 확실하게 할 수 있게 되었다. 물론 아직 아날로그 SERDES와 CPRI링크 IP 또는 사용자 로직에 의한 약간의 지연 변동이 남아있을 수 있지만 전체적인 환경의 정밀도는 크게 향상되었으며 이제는 멀티-호프(multi-hop) 애플리케이션에도 적용할 수 있게 되었다.

소요되는 부담은 새로운 블록에 필요한 수백개의 룩업 테이블(LUTs)에 불과하다. 아래의 표 2는 변경된 지연 변동을 보여주며, 지연값의 총합이 크게 감소되어진 것을 알 수 있다. 단일-홉(single-hop)에 대한 왕복 규격은 쉽게 맞출 수 있으며, 최대 4 스테이지까지의 멀티-홉(multi-hop)에도 충분히 지원이 가능하다.

표 2. 로우-레이턴시 설계 구현 후 지연 변동값

FPGA사용에 따른 추가적인 이득

FPGA를 사용하면서 얻는 다양한 이점은 수년간에 걸친 무선통신 분야의 성공스토리의 일부가 되어왔다. 간단한 글루로직(glue logic)기능과 베이스밴드 필터에서부터 DUC(Digital Up Conver-sion), DDC(Digital Down Conversion), CFR(Crest Factor Reduction)과 DPD (Digital Pre-Distortion)와 같은 현재 RRH설계에서 요구하는 복잡한 기능을 FPGA가 처리할 수 있게 되었고 FPGA의 타고난 유연성으로 신속한 시장 접근이 가능하게 하였다.

임베디드 DSP블록, 임베디드 메모리와 CPRI를 지원하는 고속 시리얼 I/O(SERDES)등의 기능은 무선통신장비 제조사의 계속적인 요구를 성공적으로 수용하였다. 래티스사의 ECP2M FPGA 제품군과 같은 저렴한 CPRI지원 디바이스의 등장으로 기지국 설계자들은 프로그래머블 플랫폼상의 집적된 시스템 레벨의 기능 향상은 물론 저렴한 가격, 적은 전력 소모, 작은 실장면적과 같은 부수적인 이득도 취할 수 있게 되었다.

원격 기지국 토폴로지는 시스템 벤더들에게 적은 전력소모, 유연한 배치성, 적은 실장 면적과 시설투자비용(CAPEX) 및 유지비용(OPEX) 감소 등의 많은 이득을 제공하고 있다. 기능 집적과 저가격의 플랫폼, 스펙의 잦은 변경에 따른 추가적인 요구를 FPGA솔루션만이 가장 성공적으로 수용하였다.

RRH토폴로지를 위한 FPGA기반의 CPRI구현이 CPRI스펙에서 정해진 링크 정밀도에 부합하지 않는다는 비평이 간혹 있어왔다. 본고에서는 래티스(Lattice)의 ECP2M 솔루션은 위의 사항에는 전혀 해당이 안되며, 심지어 멀티-홉(multi-hop) RRH토폴로지까지 쉽게 지원이 가능하다는 것을 보여주고 있다. 따라서, 재프로그램이 가능하며 저전력 소모와 저렴한 디바이스 가격의 이점을 지니고 래티스 FPGA가 향후 차세대 BTS개발에서도 최고의 선택으로 남아 있을 것이다.