단순하면서도 비용을 절감시키는 최대 듀티 싸이클 클램프 달성하기

독자들이 쉽게 마이컴을 제어하는 기술을 익히는 것을 목표로 하여 C에 대한 전반적인 이해와 마이컴에서 사용하는 C언어 기술을 토대로 8비트 마이컴 ST7LFLITE에 대한 구조를 통해서 마이컴을 사로잡아 보기로 하자. 제 3부에서는 마지막으로 C컴파일러를 통해 생성된 헥사 파일을 플래시 메모리에 로드하는 방법과 주변장치를 중심으로 설명한다.

글 │남정훈 차장, ST마이크로일렉트로닉스 한국지사

최근에는 규제 기관(EN/IEC 61000-3-2)에서 75W 이상의 전력 소모 장치가 특정 수준의 고조파 컨텐츠를 갖추도록 요구하는 법안이 마련돼있다. 이 법안은 최대 전력이 전력 라인으로 전송되어 이 라인에서 고조파 컨텐츠를 제한할 수 있도록 규정하고 있다. 이러한 요구조건을 만족시키는 최상의 방법은 입력 전압의 형태에 따라 전력 라인에서 흐르는 전류를 보유하는 것이다.

이러한 목적을 달성하기 위해서는 PFC(Power Factor Correction) 회로의 이용이 바람직한 방법 중 하나일 것이다. PFC 회로의 이용은 입력 전류가 라인의 전압을 따르게 한다. 이러한 회로는 사실상 매우 복잡하다.

PFC의 기능 수행의 요건

PFC의 기능을 수행하기 위해서는 전류가 측정되어야 하며, 컨트롤러 IC로 전송되어야 하는 점이 요구된다. 더높은 수준의 동력 장치(Power Unit)에서, 이것은 대규모의 입력 전류를 의미한다. 전류가 매우 크기 때문에 센스 레지스터를 통한 전압은 센스 레지스터에서 대규모의 전력 손실이 발생할 것이다. 이것을 피하기 위해 전류 센스 트랜스포머(Transformer)가 종종 사용되곤 한다. 이것은 PFC 컨트롤러로 제어되는 스위치와 직렬로 놓이게 되며 많은 전력을 소모하지 않고도 정확하게 전류를 측정할 수 있다.

그러나 컨트롤러가 100%에 근접하는 듀티 싸이클을 요구할 때, 전류 측정 방법에 한가지 문제가 발생하게 된다. 전류 트랜스포머가 자기(Magnetic) 디바이스이기 때문에, 여러 싸이클에 대한 트랜스포머를 통해 초당 전압의 전체 합계는 제로가 되어야 한다. 전류 트랜

스포머 특유의 기생하는 성질 때문에,이것은 매우 짧은‘오프’시간으로 합계가 제로가 되는 리셋이 될 수 없는경우도 있다.

이 현상이 발생할 때, 트랜스포머는 자속 곡선으로‘워크(Walk)’업 되어 포화 상태로 근접하게 된다. 이런 경우, 트랜스포머가 컨트롤러로 나타나는 정보는 붕괴되고 회로 오류의 결과가 초래될 수 있다. 이런 이유로, 최대 듀티 싸이클 클램프(Maximum Duty Cycle Clamp)가 요구될 수 있다.

PWM(Pulse Width Modulated)

PFC의 한 형태인 PWM(Pulse Width Modulated) 컨버터는 제어된 듀티 싸이클을 이용해 스위치를 켜고 끄면서 동작한다. ‘온(on)’동안, 에너지는 자기 디바이스에 저장되며 그 이후‘오프(off)’동안, 자기 디바이스는 에너지를 방출한다.

최소 오프 타임대비 최대 온 타임에대한 비율은‘클록’으로 제어되며, 이것은 대부분 시스템에서 램프 제너레이터이다. 최대‘온 타임’은 전압 램프로 커패시터를 충전하는데 걸리는 시간이며 최소‘오프 타임’은 램프 전압을 방전 시키는데 걸리는 시간이다.

UCC3817의 경우, 전류는 단일 레지스터로 제어되는 2개의 전류 소스로 설정된다. 이 방전 전류는 충전 전류의 19배의 비율로 설계되었다.

PFC 컨트롤러에서 왜곡 없이도 작동을 위해 필요한 듀티 싸이클은 100%에 근접한다. 따라서 1 듀티 계수에 대한 19는 이것이 높게 나타난 것처럼 보이지만 맞는 것이며 전류 센싱이 저항성으로 수행된다면 그렇게 된다. 전류 센싱이 전류 트랜스포머로 수행되어 주파수가 높아지면, 전류 트랜스포머는 최대 듀티 싸이클에서 리셋 될 수 없다.

이러한 문제에 대한 솔루션은 강제적인‘오프’타임을 증가시키는 것이다. 이것은 램프 전압의 하강 시간을 증가시킴으로써 수행될 수 있으며, 따라서 전류 트랜스포머는 리셋 될 수 있는 충분한 시간을 확보할 수 있게 된다. 이것은 약간 더 높은 크로스오버 왜곡을 초래할 수 있으나, 이 정도는 수용될 수있어야 한다.

듀티 싸이클 클램프 달성하기

여기에서는 단순하면서 비용이 많이 들지 않는 듀티 싸이클 클램프를 달성하기 위해 2개의 회로를 제시하고 있다. 이 듀티 싸이클 클램프는 회로의 요구조건을 충족시킬 수 있도록 조정될 수 있다. 회로 동작에 대해 설명될 것이며 파형은 램프로 제시될 것이다.

회로 A(그림 1)는 회로 리셋에 대해 최소한의 영향을 미치는 문제에 대한 해결책을 제시하기 위해 개발되었다. 회로 B(그림 2)는 Toronto의 SAE Power를 허용한 것으로 회로 A에 비해 하나의 부품을 덜 사용한다. 두 가지의 목적은 최소한의 방전 시간을 증가시키기 위한 것이다.

회로 A는 3개의 추가적인 부품들로 구성된다. 즉, QA1, DA1, CTA2 이다(원래 회로는 5%의 계수로 그림에는 나타나지 않은 Rt를 제거하는 가능성을 가진 설계이기 때문에 남아있게 된다.). (+) 램프 부분 동안, 트랜지스터 QA1은 같은 속도로 커패시터 CTA2를 충전시키고 이때 IC는 커패시터 CT를 충전하지만 원래 CT 아래로 전압 레벨 1Vbe가 된다. 트랜지스터의 게인 덕분에 램프의 충전 시간은 동일하게 유지될 것이다(약 1% 이내).

CT 핀에 대한 전압CT 핀에 대한 전압이 피크에 도달해 하강하기 시작할 때, 이것은 CT에 대한전압이 Vbe와 다이오드 드롭에 하강할때까지 보통 속도(회로를 추가하기 전에 하강되는 속도)로 하강할 것이다. 이지점에서, IC의 전류 소스로 소비된 전류는 CT와 CTA2 모두에서도 사용되기 시작할 것이다. CT 핀에 대한 새로운 dv/dt는 초기 드롭 이후 고정 값 전류 소스로 방전된 2개의 커패시터 결과를 가져오게 할 것이다. 2차 커패시터가 구형으로써 동일한 경우, 구형에 대한 새로운 오프 타임의 비율을 대략 2배가 될 것이며, 이것은 피크 전압에 대한 램프 피크가 다이오드를 만들 정도로 충분히 높아 Vbe는 비교적 작게 하강할 것이라는 추측을 할 수 있다.

새로운 하강 시간 T2에서 커패시터를 찾는 더욱 정확한 방법은

CTA2 = ((T2-T1)*CT*V���pp)/((Vpp-2*Vbe)*T1)이다. 여기서 Vpp는 피크 전압에 대한 램프 피크이며, CT는 최초의 커패시터이며 T1은 최초의 하강시간이다.

또 다른 요인 주파수

변경될 또 다른 요인은 주파수이다. 이때 올라가는 기울기(Up Slope)는 변경되지 않는다. 하강 기울기는 연장된 것이다. 이것은 대략적으로 5%의 전반적인 주파수 변경이기 때문에, Rt 레지스터는 오랫동안 바랬던 주파수를 달성하기 위해 동일한 비율로 감소될 수있다.

회로 A에 추가하는 효과는 그림 3과 그림 4 사이에서 차이점을 발견할 수 있다. 여기서 그림 3은 추가 부품이 추가되기 전 회로의 파형을 나타내며 그림 4는 변경된 후의 효과를 나타낸다.

이 경우, 추가된 커패시터는 회로에서 이미 하나의 커패시터로 동일한 크기가 된다.

그림 3a와 그림 4a는 동일 파형을 보여준다. 그러나 이것은 최대 듀티 싸이클 펄스를 생성하는 회로와 얼마나 많은 펄스가 하강 시간에 변화로 인해 변할 수 있는가를 보여준다. 이것은 또한 이 같은 경우 6%까지 주파수 변화를 제시한다.

램프의 최고점(Peak)과 최저점(Valley)에서 아무런 일이 발생하지 않으며 충전 램프는 여전히 선형이기 때문에, 제어 루프 게인의 계산은 여전히 적용될 것이다. 하강 기울기에서 차이점은 그림 5와 그림 6의 파형에서 나타난다. 그림 5A와 그림 6A는 최대 듀티 싸이클 펄스를 보여주며‘Off Time’에 증가 현상이 두드러진다. 회로의 진폭 발생 가능성 이미터(emitter) 저항의 (-) 임피던스 측면 때문에 회로의 진폭이 발생할 가능성에 대한 문제가 존재한다.

그러나 이러한 요소들은 중요하게 여겨지지 않는다. 그림 2에서 보여지는 회로 B는 2개의 추가적인 부품인 트랜지스터 QB1과 레지스터 RB1으로 구성된다. 충전하는 동안, CT핀에서 나온 전류는 RB1을 통해 커패시터 CTB를 충전시키며 상대적으로 작다. 따라서 충전 싸이클에 거의 영향을 미치지 않거나 영향을 주지 않는다.전압이 최고점에 달했을 때 CT 핀은 RB1을 통한 커패시터와 트랜지스터에서 전류를 끌어오기 시작한다. 커패시터에서 나온 전류는 레지스터 RB1과 트랜지스터의 Vbe에 의해 제한적이다.

레지스터 RB1에 걸쳐 있는 전압이 트랜지스터 QB1의 Vbe에 도달할 때, 트랜지스터는 작동 구간에서 켜지며 CT핀이 요구하는 추가적인 전류를 제공한다.

커패시터는 최소 전압이 CT 핀에 도달해 방전 싸이클로 끝날 때까지, Vbe/RB1의 전류까지 리니어 속도로 방전될 것이다. RB1의 값을 선택함으로써, 방전 속도는 설정될 수 있다. 명심해야할 것은 최고 전압이 될 때 CT 전압이 1Vbe까지 바로 하강하게 될 것이며 방전 싸이클을 멈출 때 커패시터에 남겨진 최소한의 램프 최소점 이상으로 전압 1Vbe가 될 것 이라는 것이다.

그림 7은 B회로용 타이밍 부품을 변경시키기 전전압 파형을 보여주며, 그림 8은 회로 B로 만드는 변경 후에 타이밍 회로의 파형을 보여준다.램프 파형의 최저점에서 동작하는 동안, 전류의 방향은 역전되며 CT핀에 대한 전압은 1Vbe로 상승되며 또한 저항 RB1은 램프 저점이 설정된 전압이상으로 충전 전류를 조절한다. 충전전류가 작기 때문에 RB1에 대한 전압은 무시될 수 있다. 이러한 효과는 2배이다.

동작 주파수의 변화동작 주파수는 램프 크기에서 효과적인 변화 때문에 크게 변한다(최고점 크기에 대한 최고점은 Vbe로 감소된다.). 이것은 주파수가 10%까지 증가된 위의 수치에서 살펴 볼 수 있다. 하강램프가 전체 시간의 약 6%까지 증가한 다(그림 9와그림 10).2의 계수까지 하강 시간이 증가하는 것은 주파수에서 대략 5%의 변동의 결과를 가져온다. 그러나 상승 램프에서 변동은 더욱더 심하게 될 것이다. 이 경우, 4.2V의 램프를 갖춘 램프 상승 기울기는 약15%(1Vbe)까지 감소되어 전체 10%의 주파수 상승을 초래하게 될 것이다. 그 이유는 방전 시간에서 5% 상승하기 때문이다. 주파수에 대한 온도 효과는 회로 A에 비해 이 회로상에서 더 높아질 것이다. Vbe가 충전 슬로프(Charge Slope) 기간 동안 램프의 효과적인 범위에 영향을 미칠 것이다. 이것은하강기울기와비교하면적다.

두 번째는 램프의 효과적인 크기의 변화이다. 그림 7과 그림 8에서도 볼 수 있듯이, 램프와 최저점 트립 지점이 동일하게 남아 있더라도 효과적인 램프는 각 싸이클의 초기 단계에서 단계 기능의 양까지 감소된다(1Vbe). 게인 방정식은 피크크기에 대한 새로운 피크로 재고되어야 한다.

게인 방정식에서 이것은 램프 크기가 방정식에서 하나의 비율이고 약 16%까지 감소될 것이기 때문에 소규모이거나 상당한 효과를 가져올 것이다.

결론

전력 스위치의 최소‘오프 타임’증가를 달성하기 위해 2가지 회로가 제시되었다. 이것은 리셋을 하는 일부 회로에서 사용되는 전류 트랜스포머를 가능하게 하고 엄청난 오류를 방지하기 위해 요구될 수 있다.

<자료제공: 월간 반도체네트워크 06년 04월호>