FPGA 내부에 탑재된 트랜시버는 6.375Gbps 이상에서 동작하도록 설계할 수 있지만 트랜시버 복잡성에 미치는 영향이 다이 공간의 증가를 초래하고 이는 비용, 그리고 보다 중요하게는 애플리케이션의 대부분이 이러한 여분의 성능을 필요로 하지 않을 때조차 전력에 주요한 영향을 미친다.

자료제공│알테라(www.altera.com)

많은 애플리케이션과 설계에서는 인터커넥트 데이터 전송을 위해 클록 데이터 복구 기반(CDR) 트랜시버를 채택하고 있다. 현재 데이터 노드의 경우 설계 및 프로토콜은 1Gbps에서 3.2Gbps 사이의 데이터 속도에서 표준화되어 있다. PCI Express, RapidIO, 기가비트 이더넷과 같은 프로토콜은 현재 모두 이러한 데이터 범위를 사용한다.

데이터 요구사항이 증가함에 따라, 설계자는 기존의 시스템과 백플레인 위에서 보다 빠른 데이터 속도를 지원할 수 있는 솔루션을 찾아 차세대 구조에 주의를 돌리고 있다. 이러한 과제는 표면 효과(Skin Effect)와 유전 실패(Dielectric Abortion)와 같은 고주파에서 나타날 수 있는 FR4 인쇄 회로 기판의 특성으로 인해 더욱 어려워진다. 이와 같은 특성은 심각한 신호 품질의 저하를 초래할 수 있다.

새로운 세대의 제품 등장

1Gbps~3Gbps 시장의 급증하는 요구에 대처하고 차세대 트랜시버 데이터 노트로 이동을 가능하게 하는 새로운 세대의 제품이 등장하고 있다. PCISIG (Peripheral Component Intercon-nect Special Interest Group) 및 OIF (Optical Internetworking Forum)를 비롯한 많은 표준 기구들은 트랜시버의 다음 논리적 노드 단계가 5Gbps에서 6Gbps 사이가 될 것으로 내다보고 있다.

그러나 일부 애플리케이션은 10Gbps 인터커넥트(Interconnectivity)를 구현하기 시작하고 있다(현재, 백플레인보다 라인 애플리케이션의 경우 이러한 경향이 더욱 뚜렷하다). 트랜시버 제조업체가 당면하는 과제는 트랜시버 설계의 복잡성을 고려하면서 모든 애플리케이션의 요구를 만족시키는 방법을 찾는 것이다.

기존의 트랜시버 제조업체들은 모든 애플리케이션을 지원하기 위한 방안으로 듀얼 트랜시버 제품 전략을 선호한다. 제조업체는 500Mbps에서 6.375 Gbps 사이의 애플리케이션을 지원하기 위해 범용(Generic) 트랜시버를 제공하고, 10Gbps에서 11Gbps 사이의 데이터 속도를 갖는 데이터 범위를 지원하는데 전용 트랜시버를 사용한다.

지금부터 너무 광범위한 데이터 속도 트랜시버가 시스템 절충 방안으로 제공되는 이유와 이러한 트랜시버가 보다 낮은 데이터 속도에서 동작하는 일부 애플리케이션(일반적으로 전력과 비용이 가장 중요)에서 왜 수용할 수 없는 요소를 발생시킬 수 있는지를 설명할 것이다. 또한 보다 빠른 데이터 속도에서 제공되는 우수한 지터 성능이 보다 느린 데이터 속도에서 반드시 우수한 성능으로 변환되지 않는 이유를 살펴볼 것이다. 특히 데이터 속도의 마진(Data Rate Margin)이 곧 우수한 신호 무결성을 의미하지는 않는다.

요점은 상대적 트랜시버 데이터 범위를 선택할 때 손쉬운 절충 방안은 없다는 것이다. 10Gbps에 최적화된 트랜시버가 3.125Gbps에서도 저비용의 저전력 및 낮은 지터를 제공할 수는 없다. 10Gbps에서 우수한 성능은 2.5Gbps에서도 여분의 마진(Extra Margin)을 제공한다는 통상적인 가정은 정확한 사실이 아니다.

트랜시버 영역

FPGA는 광범위한 애플리케이션과 요구사항을 만족하는 솔루션을 제공해야 한다. 즉 디바이스는 기능이 풍부해야 하고, 많은 가능성을 제공하거나 또는 업계의 변화에 대응할 수 있도록 유연한 구조를 제공해야 한다. 이를 확장해 보면 트랜시버 역시 동일한 기능을 제공해야 한다. 따라서 광범위한 대역폭에서 동작하도록 설계된 트랜시버는 해당 데이터 범위에서 프로토콜에 대한 요구사항을 만족시켜야 한다. 그렇지 않을 경우, 트랜시버는 특정 애플리케이션의 경우 중복되고, 제품으로서 적합성을 상실한다.

최고 데이터 속도에서 동작하도록 설계된 트랜시버는 155Mbps에서 11.1Gbps까지 애플리케이션을 지원해야 한다. 이는 정확한 지터 요구사항을 갖는 SDH/SONET, 8B/10B 인코딩과 미세한 시그널링 요구사항을 갖는 기가비트 이더넷 및 PCI Express와 같은 표준 프로토콜, 64B/66B 인코딩 기법을 위한 요구사항을 갖는 10Gbps 이더넷을 포함한다.

이러한 수준의 지원을 제공하는 비용은 다이 공간의 증가와 함께 증가한다. 극도의 데이터 속도에서 동작하는 트랜시버는 특히 이에 민감하다. 고속 데이터 프로토콜 특성은 더욱 복잡해지므로 더 많은 트랜지스터를 사용하게 되고 더 높은 전체 동작 시스템 클록을 필요로 하게 되기 때문이다.

다음은 고속 데이터 애플리케이션을 지원하는데 필요한 일반적인 특징이다.

- 견고한 지터 성능을 위한 복잡한 PLL 구현(`PLL 고려사항` 참조)

- 고속 데이터 속도(64B/66B 등)를 지원하는 새로운 인코딩 구조

- 신호 무결성을 위한 새로운 구조(디바이스가 표준 PCB 패브릭에서 동작할 가능성이 있는 경우)

- FPGA 패브릭에 구현된 고속 버스 인터페이스

다이 공간의 증가는 다음과 같은 부정적 효과를 갖는다.

- 전력 소비(Power Dissipation)

- 디바이스 비용

전력(Power)

트랜시버를 선택할 때 중요한 고려사항은 전력 소비이다. 임베디드 트랜시버가 탑재된 FPGA는 일반적으로 전력 및 열 발산(Heat Dissipation)이 불가피한 환경에서 사용된다. 트랜시버는 종종 백플레인 인터커넥터 또는 섀시 패널링(Chassis Panelling)에 인접한 위치에 놓이므로 강제방식 에어 쿨링을 사용하기 어렵다. 따라서 트랜시버 제조업체는 광범위한 애플리케이션에 적합한 제품을 생산하고 전력을 증가시키지 않는 기술 및 기능 세트를 신중히 선택해야 한다.

PLL은 전력에 많은 영향을 미친다. 알테라 Stratix GX 디바이스 제품군 내부에 탑재된 트랜시버는 트랜시버 전체 전력 예산의 최대 30%를 차지한다. 데이터 속도가 광범위해지면서 PLL은 전체 데이터 속도에서 우수한 지터 품질을 제공할 수 있어야 하므로 PLL 구조는 더욱 복잡해지고, 그에 따라 PLL 내부에 더 많은 로직을 사용하게 된다(㰡PLL 고려사항㰡‘ 참조). 추가 회로는 트랜시버 구조 안에 여러 개의 PLL을 갖는 것과 유사하다. 이것은 다이 공간의 현저한 증가를 초래하고, 따라서 전력 소비가 증가한다.

새로운 프로토콜은 더 많은 레이어의 통합이 필요하므로 고속 데이터 속도를 기반으로 하는 차세대 프로토콜은 트랜시버 내부의 디지털 블록에도 영향을 미친다. 향후 백플레인 표준을 위한 규격의 지정이 표준 기구에서 진행 중에 있으며, 이 표준은 11.1Gbps 데이터 인터페이스를 지원할 것으로 보인다. 이러한 데이터 속도에서는 인코딩 구조를 현재 대부분의 표준에 사용되는 표준 8B/10B로부터 64B/66B와 같은 구조로 변경해야 할 필요가 있을지 모른다.

8B/10B 인코딩은 우수한 솔루션을 제공하지만 동시에 모든 8비트 문자가 10비트로 인코딩되기 때문에 데이터 스트림에 25%의 오버헤드가 추가된다. 고속 데이터 속도에서, 예를 들어 10Gbps 이더넷과 많은 프로토콜은 64B/66B 인코딩 구조로 이동하고 있다. 64B/66B 인코딩 구조는 8B/10B 인코딩 구조와 동일한 특성을 가지고 있지만 현저히 적은 데이터 오버헤드를 요구한다. 유감스럽게도 64B/66B 인코딩 구조는 상대적으로 복잡하므로 트랜시버 내부에 구현될 경우 트랜시버 자체 안에 적지 않은 다이 공간을 차지할 수 있으며, 그에 따라 추가적인 전력 요건이 요구된다.

데이터 속도

전력에 대한 또 다른 고려사항은 데이터 속도 자체이다.

전력 = 정전용량 x 전압2 x 주파수

위의 식에서 보듯이 모든 증가하는 시스템 주파수는 시스템 전력에 직접적인 영향을 미치기 때문이다. 시스템을 보다 느린 데이터 또는 에지 스위칭(Edge Switching) 속도에서 동작시키면 전체 전력 예산을 낮추는데 도움이 된다.

예를 들어, Stratix GX 디바이스의 경우,

VOD = 400mV, 고역 강조(Pre-emphasis) = 0일 때

1.25Gbps에서 동작하는 1개 트랜시버 = 120mW

3.125Gbps에서 동작하는 1개 트랜시버 = 200mW

데이터 속도가 더욱 증가해도 동일한 원칙을 따른다. 고속 데이터 속도를 용이하게 구현하려면 설계자는 그와 같은 고속 데이터 속도에서 필수적인 규격으로 트랜시버를 설계해야 한다. 송신기 PLL에서 보면 그것은 전압 제어 발진기(VCO; Voltage Controlled Oscillator) 설계와 클록 분배 네트워크를 구동하기에 충분한 버퍼 강도로 변환된다. 또한 구조에 따라 CDR를 폭넓은 범위로 프로그래밍해야 한다. 송신기 관점에서 보면, 결정적 지터(Deterministic Jitter)는 부분적으로 고유한 기생 요소(Intrinsic Parasitic)와 구동 전력의 양에 의해 결정된다.

그러나 저속 데이터 속도에서 이러한 전력 소비는 페널티(Penalty)가 된다. 고속 시스템은 심볼 간 간섭(Inter Symbol Interference)에서 뿐만 아니라 트랜시버에 내재하는 여러 다른 소스로부터 신호 무결성 문제를 제기하는 충분한 결정적 지터를 보여준다. 고속 데이터 속도를 만족시키는 온 칩 및 오프 칩 고려사항은 모두 전력 요구사항의 증가와 때로는 추가적 공간 소비를 의미하며, 이는 고객에게 최적의 전력 및 공간 효율적인 솔루션을 제공하지 않는다.

마지막으로 설계자는 데이터 속도가 증가함에 따라 트랜시버 개발이 일반적으로 더 낮은 피처 크기(기술)로 이동한다는 것을 기억해 두어야 한다. 따라서 고속 데이터 속도로 이동할 때 전력 소비 페널티(Power Consumption Pen-alty)가 존재하는지는 분명하지 않다.

차세대 인터커넥트 표준

현재 대부분의 애플리케이션은 1Gbps에서 3Gbps 사이에서 트랜시버 동작을 사용한다. 향후 로드 맵을 보면 차세대 인터커넥트 표준(Interconnec-tivity Standard)의 대부분이 5Gbps에서 6Gbps 사이의 동작을 요구하게 될 것으로 보인다. 따라서 대부분의 차세대 애플리케이션에서는 622Mbps에서 6.375Gbps 사이에서 동작하는 트랜시버가 사용될 것이다.

대부분의 애플리케이션은 2008년 이후에서야 10Gbps 트랜시버를 요구하게 될 것으로 보인다. 이것은 부분적으로 커넥터, 개발 툴, 시험 장치를 포함한 인프라의 느린 개발과 높은 비용 및 백플레인 표준과 트랜시버 설계 속성에 대한 명확한 기준의 결여로 인한 것이다.

이러한 데이터 속도를 사용하는 애플리케이션은 평균적으로 트랜시버 안에 단일 채널만 필요로하는 SHD/ SONET 또는 10Gbps 이더넷 기반 프로토콜을 주로 사용하는 라인측 애플리케이션에 집중되고 있다. 현재 이러한 유형의 애플리케이션은 다음과 같은 이유로 FPGA 외부의 전용 10Gbps 트랜시버에 의해 보다 잘 대처 될 수 있다.

- 프로토콜 규격의 엄격한 지터 요건을 보다 용이하게 관리할 수 있다.

- 10Gbps가 필요 없는 고객의 대부분은 전력과 비용을 절충할 필요가 없다.

- FPGA의 전체 시스템 성능은 FPGA 내부에 구현된 단일 트랜시버 버스 인터페이스의 대역폭 fMAX 요구사항에 의해 지장을 받지 않는다.

FPGA 내부에 탑재된 임베디드 트랜시버는 고속 데이터 속도와 프로토콜을 지원하는데 필요한 복잡성을 제거하는 동시에 저속 데이터 속도에서 보다 완벽한 솔루션을 제공할 수 있다. 대부분의 복잡성이 많은 애플리케이션에서 중복되므로 이러한 특성은 중요하다. 알테라 의 임베디드 트랜시버가 탑재된 차세대 FPGA는 이러한 방법을 따른다.

트랜시버 설계는 155Mbps에서 6.375Gbps 사이에서 동작하는 애플리케이션을 대상으로 한다. 이에 따라 트랜시버 설계자는 전체 데이터 범위에서 전례 없는 지터 성능으로 디바이스를 생산하는데 집중할 수 있다. 또한 이러한 트랜시버 설계는 전력 소비를 관리할 수 있도록 보장한다.

실제 테스트 칩 결과를 사용하여 경쟁사의 10Gbps 솔루션과 알테라 솔루션을 비교해 볼 때, 6.375Gbps용으로 설계된 디바이스와 10Gbps용으로 설계된 디바이스 간의 분명한 차이를 볼 수 있다. 표 1은 Stratix GX, Stratix II GX 및 경쟁사의 솔루션에 대한 전력 소비를 보여준다.

단일 채널에서 알테라 6.375Gbps 제품과 경쟁사 제품 간의 차는 250 mW로 나타났으며, 이는 충분히 큰 수치로서, 20채널을 곱하면 5W@3.125 Gbps나 된다. 이러한 수치는 트랜시버의 별도의 기능이 필요 없는 사용자에게는 무시할 수 없는 전력 페널티이다.

PLL 고려사항

일반적으로 트랜시버는 불완전한 링크를 통해 데이터를 송수신하도록 설계되었다. 트랜시버 설계자는 다양한 동작 조건에서 다양한 동작 속도로 동작할 수 있는 디바이스를 설계해야 한다. 트랜시버에 고역 강조 및 이퀄라이제이션과 같은 기법을 추가하면 심볼 간 간섭(ISI) 또는 결정적 지터의 주요 원인이 되는 전송 라인 손실을 보다 용이하게 극복할 수 있다.

그러나 송신 지터와 랜덤 지터 성분을 관리하기 위해서는 또한 PLL을 특별히 설계해야 한다. 보다 광범위한 데이터 범위에서 이러한 관리는 점점 더 어려워지고 있으며, 비록 가능하기는 하지만 복잡성과 PLL의 다이 공간 증가를 초래할 수 있다.

송신 PLL

달성 가능한 비트 에러율(BER; Bit Error Rate)은 주로 송신된 데이터의 품질에 의해 결정된다. 데이터 품질에 미치는 두 가지 주요 영향은 앞서 설명한 결정적 지터 성분과 랜덤 지터 성분이다. 링크의 니어 엔드(송신기에서)에서 보이는 랜덤 지터 성분은 주로 송신기 PLL과 관련된다. 이러한 랜덤 지터 성분은 특정 데이터 속도에 대해 제어할 수 있는데, 특정 데이터 속도에 대해 송신기 PLL 지터 생성이 최소화되도록 설계하면 된다.

이것은 주어진 범위에 대해 PLL의 필터 성분을 신중히 설계함으로써 관리할 수 있다. 필터 대역폭은 제한되므로, 따라서 PLL을 광범위한 영역에서 동작하도록 끌어올릴 경우(Push), 범위의 상한 및 하한 데이타 속도는 더 많은 지터를 보이게 된다.

그림 1은 VCO가 6.375Gbps에서 동작하도록 최적화되었을 때 PLL의 특성을 보여준다. 정규화된 지터 생성은 데이터 속도가 최적의 데이터 속도 이상으로 증가함에 따라 더욱 악화된다. 신호의 단위 간격 중 더 높은 비율이 잡음으로 구성되기 때문이다. 또한 이러한 특성은 광범위한 데이터 범위의 VCO 설계의 위상 잡음에서 명백하게 나타나며, 이는 다시 전체 지터의 형성에 기여한다.

PLL 설계에서 다수의 㰡특정한㰡‘ 좁은 주파수(Narrow Frequency) 또는 데이터 속도에 걸쳐 PLL 내부에 여러 개의 대역(또는 필터)을 사용하면 이러한 데이터 범위를 확장할 수 있다. PLL의 완전한 데이터 대역폭을 제공하기 위해 PLL 내부 안에 협대역을 구성할 수 있다. 대역은 PLL 내부에서 분주기 비율을 변경하거나 또는 추가 VCO를 제공하는 방법(이 두 가지는 모두 트랜시버의 다이 공간을 추가)으로 적용할 수 있다.

밴딩 방법(Banding Method)은 트랜시버 구조에 유리하며 데이터 속도를 확장할 수 있다. 그러나 밴딩 레벨이 트랜시버 범위에 도달할 정도로 증가하면, 다중 PLL 구조를 사용하는 것이 더 효율적일 수 있다. 각 PLL이 다른 데이터 속도를 담당하는 이러한 방법은 단일 PLL 구조의 복잡성을 줄이고 사용하는 유형의 PLL 구조에 추가적 유연성을 제공한다.

두 방법의 부정적 효과는 트랜시버의 지터 성능이 해당 데이터 범위에 걸쳐 다를 수 있다는 점이다. 10Gbps에서 동작하고 성공적으로 특성화된 트랜시버는 가령 2Gbps에서 다른 PLL 또는 밴딩을 사용하므로 지터 성능도 달라진다. 따라서 10Gbps에서 나타난 결과가 2Gbps에서 보다 나은 마진(Margin)과 상관관계를 갖는다고 반드시 단정할 수 없다. PLL의 성분이 다르기 때문이다. 듀얼 PLL 구조를 사용할 경우 다양한 주파수에서 다른 발진기를 사용할 수 있으므로 지터 성능을 더 잘 관리할 수 있다.

요약하면, 6Gbps와 10Gbps에서 동일한 PLL을 사용할 수 있으며, 이 방법은 최적의 속도를 벗어날 경우 높은 지터에 더 취약할 수 있다. 또는 두 개의 다른 PLL을 사용할 수 있으며, 이것은 하나의 데이터 속도에서 나타나는 성능은 다른 데이터 속도의 성능과 관련을 갖지 않는다는 것을 의미한다. 어느 경우에서든 PLL 특성이 다를 수 있기 때문에 고속 데이터 속도의 우수한 성능이 저속 데이터 속도에서 더 나은 지터 마진과 관련되지 않는다.

수신기 PLL

또한 비트 오류율은 지터가 발생한 상황에서 CDR에서 데이터를 복구하는 수신기의 성능에 의존한다. CDR은 대역폭을 넘어서는 지터를 적절히 추적할 수 없으므로 대역폭은 대부분의 작업 수행 또는 최고 데이터 속도 애플리케이션의 지터 허용오차 마스크를 만족할 수 있을 만큼 충분히 커야 한다. 기존 PLL과 달리 CDR 트랜시버의 특성은 데이터 속도가 감소함에 따라 지터 허용오차가 떨어진다는 것이다.

표준 PLL 또는 CDR PLL의 입력에서 잡음이 존재하는 경우, 이 두 가지는 모두 동일한 방식으로 행동한다. 즉 루프 대역폭 안에서는 잡음을 따르고, 대역폭 밖에서는 잡음을 따르지 않는다. 표준 PLL의 경우 최대 지터 전송(Jitter Transfer Peaking)과 허용오차 하강(Tolerance Dip) 간의 관계는 그림 2에 나와 있다. CDR의 경우, 이 관계는 훨씬 더 복잡해지는데, 고주파수에서 가장 중요한 한 가지 요소가 높은 입력 지터 슬로프(Input Jitter Slope)를 따르는 능력이기 때문이다.

그러나 PLL 제한이 적용되고 CDR이 따를 수 있는 슬로프 또는 대역폭 제한이 존재한다. 이것은 복구된 클록과 데이터 간의 큰 위상 차로 변환되고, 지터 허용오차 마스크가 특정 표준을 만족하지 못할 경우 비트 오류를 발생시킨다. 이상적으로는 마스크 위에 마진이 존재하여 전송 라인에서 발생되는 복구된 신호의 모든 품질 저하를 허용하는 것이다.

모든 주어진 데이터 속도에 대한 CDR은 데이터 스트림에서 천이(Transi-tion)의 수가 차이를 보이므로 이러한 현상을 초래하고, 그 결과 루프에서 안정성이 보다 감소한다. CDR이 저속 데이터 속도를 수용할 수 있도록 하려면 다시 PLL에 대역을 더 추가할 필요가 있다.

그림 2는 저주파수에서 고속 데이터 속도 CDR 동작을 위한 수신기 지터 허용오차 페널티를 보여준다. 주파수 응답은 고속 및 저속 데이터 속도 곡선을 함께 표시하기 위해 정규화 되었다.

트랜시버 비용

광범위한 고속 데이터 속도를 지원하기 위해서는 10Gbps에서와 마찬가지로 622Mbps에서도 적절히 동작할 수 있도록 트랜시버 내부에 별도의 유연성과 기능이 요구된다. 이러한 요구사항은 트랜시버의 공간을 현저히 증가시킬 수 있으므로 더 많은 실리콘 공간을 차지하게 된다. 축소 공정(Shrin-king Process) 기술을 사용하는 경우에도 2세대 및 3세대 트랜시버 블록은 전세대 제품보다 다이 공간이 더 크다. 다이 공간의 증가는 고객에 대한 소자의 비용에 직접적인 영향을 미친다.

10Gbps에서는 이러한 블록의 대부분이 필요하다. 10Gbps 라인 모듈 애플리케이션에서 디바이스를 사용할 때와 마찬가지이다. 그러나 단일 포트 PCI Express 애플리케이션을 위해 트랜시버를 사용하는 고객은 저가 솔루션을 요구하며, 기능 추가에 따른 추가적 비용을 받아들일 수 없을지도 모른다.

결론

현재 많은 애플리케이션이 트랜시버 기술로 전환하고 있다. 대부분의 요구사항은 여전히 약 3Gbps 데이터 포인트에 머물고 있다. 비록 차세대 기술에 주의를 돌리고 있지만, 현재 대부분의 애플리케이션은 최대 6.375Gbps에서 동작하는 트랜시버에 의해 대처 될 수 있다. 더 높은 속도가 요구되는 상황은 특정 데이터 속도에서 동작하도록 설계된 특수 디바이스로 해결할 수 있다.

더 높은 데이터 속도에서 트랜시버를 제공하는 방법이 더 나은 지터 성능을 보장하지는 않는다. 지터는 트랜시버 설계에서 관리하기 어려운 문제이며, 고속 트랜시버로 해결할 수 없다. PLL은 전체 데이터 범위에서 원활히 수행하도록 설계되어야 하지만 범위를 확장하면 PLL 설계의 어려움이 증가한다.

FPGA 내부에 탑재된 트랜시버는 6.375Gbps 이상에서 동작하도록 설계할 수 있지만 트랜시버 복잡성에 미치는 영향이 다이 공간의 증가를 초래하고 이는 비용, 그리고 보다 중요하게는 애플리케이션의 대부분이 이러한 여분의 성능을 필요로 하지 않을 때조차 전력에 주요한 영향을 미친다. 알테라의 솔루션은 광범위한 기반의 애플리케이션에 적절한 저전력 솔루션을 제공하는 동시에 낮은 지터 솔루션을 제공하는데 있다.

<자료제공: 월간 반도체네트워크 2006년 05월호>