고전압 소자 통합으로 PoE PD 설계 간소화
차세대 PD 인터페이스 컨트롤러는 PoE 시스템 설계자에게 다수의 외부 부품을 제거하고, 80% 이상 변환 효율을 달성하며, PoE 동작 환경에서 일반적인 유해한 과도 서지로부터 위험 없는 보호를 제공하는 소중한 옵션을 제공한다.
글│Phil Callahan, Matthew Landry, Silicon Laboratories
소형 PCB 풋프린트와 높은 DC -DC 컨버터 효율을 달성하기 위해서는 고전압 소자 통합과 공정 기술 선택에 대한 신중한 주의가 필요하다.
IEEE StdTM 802.3af 또는 "PoE(Power -over-Ethernet)" 표준이 2003년 6월 비준된 이후 전세계에서 수백 만 개의 PoE 지원(PoE-enabled) VoIP 폰, WAP(Wireless Access Points), 보안 카메라가 출하되었다. PoE는 데이터와 전력을 편리하게 동시에 제공하기 때문에 POS(Point Of Sale) 단말기, 네트워크로 연결된 센서, 빌딩 자동화 시스템과 같은 다양한 애플리케이션에 내장되고 있다.
PSE(Power Sourcing Equipment)와 PD(Powered Device)를 위한 PoE 지원 제품은 2008에는 1억 포트 이상 출하될 것으로 예상된다. 1억 포트는 적지 않은 숫자이지만 2008년의 총 유선 이더넷 포트 출하량의 1/3에 미치지 못한다. PoE를 신제품과 기존 이더넷 제품에 추가하는 설계 노력과 증가 비용을 감소시킨다면 PoE 채택을 더욱 촉진시킬 수 있을 것이다.
더 단순하고 작으며 보다 저렴한 PoE PD 솔루션을 용이하게 구현하는 한 가지 방법은 일반적으로 고전압 디스크리트 실리콘 부품들을 통합하는 것이다. 다중 다이오드 브리지, 과도 전압 억제소자(TVS), PWM 스위칭 레귤레이터 용 전원 MOSFET는 통합할 수 있는 부품의 예이지만, 일반적으로 고전압 통합의 복잡한 특성 때문에 그렇게 하지 않는다. 이 글은 이러한 소자를 PoE PD 인터페이스와 전력 관리 컨트롤러에 통합할 경우 고려해야 하는 주요 시스템 레벨 요건을 개략적으로 살펴보고, 그에 따른 장점을 검토하기로 한다.
오늘날의 솔루션
PoE 지원 제품을 위한 PD 인터페이스는 초기의 완전한 디스크리트 구현으로부터 검출, 분류, 핫스왑 인터페이스 기능(IEEE 802.3af 표준 요건)과 DC-DC 변환을 위한 그에 수반되는 펄스 폭 변조(PWM)를 통합하는 현재의 단일 칩 솔루션으로 발전해 왔다. 아래 그림에는 공통적인 절연 전원(Isolated Power Supply)에 필요한 외부 부품을 포함하여 일반적인 솔루션을 볼 수 있다.
플라이백 레귤레이터 토폴로지는 입력 PSE와 출력 PD 전원 사이에 전기적 절연을 제공하며, 현재 가장 많이 사용되는 두 가지 PoE 애플리케이션인 VoIP 폰과 WAP의 2W~10W 전력 프로파일을 지원하고 있어 광범위하게 사용되고 있다. 많은 PD 애플리케이션은 하나 이상의 레귤레이트 되는 전원이 필요하므로, 따라서 멀티 와인딩 트랜스포머, LDO 또는 벅 포스트 레귤레이터가 종종 PD의 무선, 프로세서 및 기타 서브시스템을 위한 전원 전압을 생성한다.
일반적인 솔루션은 약 35개에서 50개의 외부 부품을 필요로 한다. 대부분의 부품들은 비교적 저렴한 저항기와 커패시터들이지만, 약 8개~10개의 고전압 및/또는 고전류 능동 소자는 PCB 풋프린트 크기와 BOM 비용을 증가시킨다. 이러한 부품은 다음과 같다.
*라인 측 다이오드 브리지 - 6개 또는 8개 디스크리트 다이오드 또는 2개의 통합된 풀 브리지 정류기(그림 1의 B1과 B2)
*과도 전압 억제소자(TVS) - 일반적으로 단일 SMAJ-58A 또는 유사한 제너 다이오드 클램프(그림 1의 D1)
*스위칭 레귤레이터 전원 MOSFET(s) - PWM 구조에 따라 1개 또는 2개 소자(그림 1의 M1)
고전압 소자를 PD 인터페이스에 통합하면 전체 PD 설계를 간소화하고 외부 BOM을 최소화할 수 있다. 이러한 세 개의 소자가 PD에서 각각 어떠한 기능을 수행하는지를 살펴보고, 성능을 규정하고 있는 관련 IEEE StdTM 802.3af 규격과 그리고 이러한 고전압 기능을 허용할 수 있는 공정 기술을 검토한다면 그에 따른 장점들을 볼 수 있을 것이다.
중요한 라인 측 다이오드 브리지 및 TVS 클램프
다이오드 브리지와 서지 억제소자(TVS)는 일반적으로 외부 디스크리트 부품이지만 열악한 PoE 동작 환경에서 전기 과부하 방지(Electrical Over-stress Protection)를 제공하는 중요한 부품이다. PD 인터페이스의 라인 측 다이오드 브리지는 기능적으로는 단순하지만 다음과 같은 중요한 기능을 제공해야 한다.
1) 케이블의 전원 극성과 상관 없이 PD 인터페이스에 PSE 전원을 효율적으로 연결한다.
2) IEEE StdTM 802.3af에서 정의된 완전한 전압 및 전류 범위를 안전하게 처리한다.
3) TVS 다이오드와 함께, IEC-60060에서 정의된 잠재적 손상을 입힐 수 있는 과도 서지 또는 케이블 방전(CDE)에 의해 생성되는 과도 서지를 견딜 수 있다.
동작 전압 범위의 관점에서, 다이오드 브리지는 간단히 PSE의 44V~57V DC 전원을 PD 인터페이스에 연결해야 한다. 중앙 탭 노드(CT1/CT2)의 경우 802.3af 규격은 PD는 어느 한 쪽 극성의 전원을 수용해야 한다고 규정하고 있다. 이러한 요건에 따르면 CT1 및 CT2 핀에 대해 하나의 완전한 다이오드 브리지 또는 4개의 다이오드를 사용해야 한다. 이 핀들은 10/100BASE-T 애플리케이션에서 보통 데이터 페어(Data Pairs)에 연결된다.
여분의 페어(SP1/SP2)에 대해 IEEE 규격은 PSE 전원 전압의 극성을 명시적으로 정의하고 있다. 따라서 기술적으로는 하프 브리지만 필요하다. 그러나, ESD, 케이블 방전 또는 유도 낙뇌 서지(Lightning Surge)로부터 과도 서지가 어느 한 쪽의 극성에서 발생할 수 있기 때문에 여분의 페어 입력을 위한 풀 브리지를 선택할 것을 신중하게 명시하고 있다.
만약 서지가 풀 브리지 없이 여분의 페어에서 발생하면 인터페이스는 전압이 1kV를 초과하게 되고, 이러한 경우 다이오드가 고장나고 파손될 수 있다. 또한 풀 다이오드 브리지를 사용하면 이더넷 트랜스포머 또는 RJ-45의 어느 출력에나 어떠한 입력(CT1/CT2/ SP1/SP2)도 연결할 수 있으므로 케이블 플랜트의 잠재적 와이어링 실수를 완화할 수 있다.
IEEE 규격은 350mA의 입력 동작 전류와 400mA의 최대 돌입 전류 제한을 정의하고 있다. 충분한 설계 여유가 있다고 가정한다면, 브리지 다이오드는 PD의 전체 동작 온도에서 최대 500mA의 DC 전류를 처리해야 한다.
앞서 언급했듯이 다이오드 브리지와 TVS는 IEC-60060에 규정된 과도 서지를 견딜 수 있어야 한다. 서지는 CT1-CT2 또는 SP1-SP2에 대해 인가된 어느 한 쪽 극성의 1000V 임펄스로 정의된다. 임펄스의 형태는 300ns의 풀(Full) 상승 시간과 50μs 하프(Half) 하강 시간이며, 201Ω 소스 임피던스를 갖는다. 이에 따라, 서지 발생 시 TVS 다이오드는 최대 5A의 과도 전류를 경험할 수 있다. 이 규정은 본질적으로 디스크리트 TVS 소자에 대한 피크 펄스 전류 규격 Ipp이다.
브리지와 TVS 기능 요건을 만족하기 위해서는 이러한 주요 부품을 통합하는 경우 PSE 전원과 나머지 PD 인터페이스 사이에 높은 동작 전압과 전기적 절연을 모두 제공하는 공정 기술을 필요로 한다. 물론, 디스크리트 구현 대비 비용도 고려해야 한다.
스위칭 레귤레이터 전원 MOSFET
많은 스위칭 레귤레이터 컨트롤러는 전원 MOSFET를 통합하고 있지 않다. 그에 따라 입력 전압 범위와 출력 전력 범위의 유연성은 증가하지만 스위칭 효율, PCB 풋프린트, 비용 최적화는 떨어진다. PoE PD 입력 전압 범위(36V~ 57V)와 출력 전력(최대 12.95W)은 상당히 좁은 프로파일에 속하므로 설계자는 애플리케이션에 적절한 스위칭 전원 FET를 통합하는 것이 합리적 선택일 수 있다.
Rsp는 기술의 온 상태(On-State) 저항 성능을 설명하는데 흔히 사용되는 성능 지수이다. Rsp는 Ωmm2이라는 단위를 사용하며, MOSFET의 온 저항(On-Resistance) (Rdson)과 게이트를 비롯한 MOSFET의 전체 레이아웃 영역의 곱이다. MOSFET의 Rsp가 낮을수록 타깃 Rdson을 달성하는데 필요한 소자의 크기가 더 작다. 외부 고전압 MOSFET는 보통 상대적으로 높은 Rsp를 갖는 보다 성숙한 기술을 사용하여 만들어지는데, 이것은 낮은 온 저항을 달성하기 위해 소자가 상당히 클 수 있다는 것을 의미한다. 더욱이, 상대적으로 높은 게이트 전압에서 풀 채널 변환(및 그에 따른 최저 온 저항)이 발생한다.
이러한 두 요소(높은 Rsp와 높은 게이트 전압)는 외부 전원 MOSFET를 사용할 때 나타나는 스위칭 효율의 주요 손실을 초래할 수 있다. 외부 FET가 PCB 기생을 발생시킬 뿐 아니라, 대형 소자 공간은 FET를 켜고 끌 때 컨트롤러가 충전 및 방전해야 하는 적지 않은 게이트 커패시턴스를 생성한다. 스위칭 전력은 CgateVgate2에 비례하므로, 외부 MOSFET는 PoE 애플리케이션에 맞추어 적절한 크기를 갖지 않는다면 상당한 초과 전력을 소비할 수 있다.
전압 규격과 출력 전력 범위에 대한 적절한 지식을 갖고 있다면 적합한 기술을 통해 최적화된 크기의 스위칭 전원 MOSFET는 이러한 문제를 현저히 줄여준다. FET 온 저항과 게이트 영역 트레이드 오프는 최상의 가능한 소자 구조로 수렴된다. 이 경우 게이트의 더 작은 전압과 결합하면 대폭적인 전력 절감을 실현할 수 있을 것이다. FET를 제어 회로가 있는 소형 패키지에 통합하면 디스크리트 솔루션보다 더 작은 폼 팩터를 갖는 PD 솔루션을 구현할 수 있다. 
고전압 통합의 공정 요건 요약
다이오드 브리지, TVS 클램프, 스위처 FET 및 디지털 제어 회로의 일반 규격은 아래의 처음 세 열에 요약되어 있다. 나머지 세 열은 이러한 PD 규격과 이와 같은 요건을 통합하는 상용으로 이용할 수 있는 세 가지 공정 기술 능력을 비교하고 있다.
이러한 규격을 기준으로 본다면 주류, 벌크 CMOS, BiCMOS 기술은 PD 애플리케이션을 위한 고전압, 전력 및 효율에 대한 최적 혼합을 제공하기에는 부족하다는 것을 분명하게 알 수 있다. 그러나, SOI(Silicon-On-Insulator) 기술은 다이오드와 BJT와 같은 고성능 접합 소자를 제공하면서 전원 MOS-FET를 위한 공간과 효율을 제공한다. 더욱이, SOI는 상당한 고전력 과도 및 내재적 내부 잡음 절연이 존재하는 경우에도 견고하므로 고품질 PD와 정밀 디지털 및 아날로그 제어의 통합을 용이하게 한다. 깊은 트렌치 절연과 침전 산화물은 다른 기술에서 보이는 위험한 기생과 부피가 큰 접합 절연 배리어를 제거한다.
PoE를 위한 이상적인 솔루션인
고전압 통합
고전압 통합은 PoE PD 시스템 설계자에게 가치 있는 진정한 장점을 갖는다. 총 BOM 부품 수의 감소는 비용과 변환 효율을 잘 보여주는데, 이것은 설계자에게 두 가지 명백한 실질적인 혜택을 의미한다. 이 글에서는 두 가지 PoE PD 전력 관리 IC를 소개하였다.
통합된 서지 억제소자의 또 다른 장점은 더 낮은 클램핑 전압을 이용할 수 있어 높은 항복 전압을 갖는 프로세스에 대한 필요가 없다는 점이다. 예를 들어, Ipp=5A에서 표준 SMAJ58A는 약 94V로 클램핑하는데, PD 인터페이스 IC를 위해서는 100V 가능 프로세스가 필요하다. 통합된 TVS 솔루션은 모든 전기적 노드에 액세스할 수 있으므로 TVS 다이오드를 통해 모든 고전류 과도 특성의 션팅을 조정할 수 있다.
예를 들어, 트립되는 경우 내부 TVS는 핫스왑 인터페이스와 스위칭 레귤레이터를 능동적으로 디스에이블하므로 다운스트림 회로에서 잠재적으로 손상을 줄 수 있는 고에너지 과도 특성이 발생하지 않도록 방지할 수 있다.
새로운 고전압 회로 설계 기법과 SOI(Silicon-On-Insulator) 공정 기술을 이용함으로써 보다 높은 수준의 고도로 집적된 PD 전원 솔루션은 18개 이상의 외부 부품을 제거하면서 디스크리트 솔루션에 비해 높은 효율을 제공한다.
결론
차세대 PD 인터페이스 컨트롤러는 PoE 시스템 설계자에게 다수의 외부 부품을 제거하고, 80% 이상 변환 효율을 달성하며, PoE 동작 환경에서 일반적인 유해한 과도 서지로부터 위험 없는 보호를 제공하는 소중한 옵션을 제공한다.
<자료제공: 월간 반도체네트워크 2006년 11월호>